ZHCAB25A September 2020 – May 2024 AM6526 , AM6528 , AM6546 , AM6548 , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AH-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VH-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
SD Group 和 JEDEC Solid State Technology Association 推薦使用讀取調(diào)優(yōu)算法，以補(bǔ)償在 50MHz 以上頻率下高速工作時由一系列系統(tǒng)因素造成的計時差。這些因素包括硅工藝、工作溫度和電壓、PCB 裝載以及 SD 和 eMMC 從器件輸出計時等發(fā)生變化。
在讀取調(diào)優(yōu)過程中，通過在完整 32 個延遲率元素內(nèi)單步增量的延遲模塊，對 CLK-DAT 鎖存位置進(jìn)行調(diào)節(jié)。此調(diào)節(jié)可通過自動硬件調(diào)優(yōu)或手動軟件調(diào)優(yōu)進(jìn)行。硬件調(diào)優(yōu)機(jī)制存在局限性，因此推薦使用軟件調(diào)優(yōu)機(jī)制。本應(yīng)用報告簡要描述了硬件調(diào)優(yōu)機(jī)制的局限性，并對軟件調(diào)優(yōu)算法進(jìn)行了詳細(xì)說明。