2 RTG4 上電和斷電要求

上電要求基于 VDDPLL 和 SERDES_x_Lyz_VDDAIO 電壓軌制定。如需不考慮任何上電時序要求，唯一方法是使 RTG4 處于復(fù)位狀態(tài)（使 DEVRST_N 有效），直到 VDDPLL 電源達(dá)到建議的最低電平，并將 SERDES_x_Lyz_VDDAIO 電源連接到 VDD。但是，如果做不到這一點，則需要對 RTG4 電壓軌進(jìn)行正確的時序控制。在這種情況下，適用以下要求：

• VDDPLL 一定不能是最后一個斜升電源，并且必須在最后一個電源（VDD 或 VDDIx）開始斜升之前達(dá)到其最低建議電平。
• VDD 內(nèi)核和 SERDES IO 必須并聯(lián)上電。

在斷電或 DEVRST_N 有效期間，對于每個無法承受輸出干擾的臨界輸出，如果使用一個外部 1kΩ 下拉電阻器，則沒有斷電要求。

Microsemi 有一個開發(fā)套件，用于演示 RTG4 的功能并加快軟件開發(fā)。此開發(fā)板的配電如圖 2-1 所示。在此設(shè)計中，Microsemi 使用復(fù)位監(jiān)控器，在 3.3V、10A 穩(wěn)壓器出現(xiàn)后，可將 FPGA 保持在復(fù)位狀態(tài)約 150ms。這樣在器件開始運行之前，所有電源軌都有足夠的時間達(dá)到穩(wěn)壓狀態(tài)，無需上電序列。圖 2-2 中的示波器圖顯示了器件保持復(fù)位狀態(tài)時，啟動時的主電源軌。在復(fù)位監(jiān)控器釋放低電平有效復(fù)位信號之前，所有電壓軌同時出現(xiàn)并達(dá)到建議的工作點。