圖 2-1 顯示了 DS-PWM 算法，其中有 32 條線集成到 TLC6983 中。幀速率 (f_{frame_rate})、段長 (N_{GCLK_seg})、GCLK 頻率 (f_GCLK)、線路開關(guān)時(shí)間 (T_SW)、掃描線數(shù) (N_{scan_line})、子周期（或子幀）數(shù) (N_{sub_period}) 和一幀中的消隱時(shí)間 (T_blank) 如下所示。

允許的最大 GCLK 頻率 (f_GCLK) 為 160MHz。允許的最短線路開關(guān)時(shí)間 T_SW 可設(shè)置為 45 GCLK。不過，建議線路切換時(shí)間至少為 1μs 至 1.5μs。在理想配置中，消隱時(shí)間 (T_blank) 等于 0。因此，允許的掃描線數(shù)上限為：

使用方程式 4 計(jì)算出的結(jié)果為 19，遠(yuǎn)小于節(jié) 1中討論的 32 條掃描線，雙 TLC6983 在可堆疊模式下可支持 32 條掃描線。此結(jié)果意味著實(shí)際可用掃描線數(shù)上限受限于產(chǎn)品所需的最大 PWM 分辨率以及驅(qū)動(dòng)器本身生成的最大 GCLK 頻率。重申一下，在 GCLK 頻率有限的情況下，同時(shí)實(shí)現(xiàn)非常高的 PWM 分辨率和高掃描線數(shù)非常困難。需要在 PWM 分辨率與掃描線數(shù)之間進(jìn)行權(quán)衡。集成密度越高（掃描線數(shù)越多），PWM 分辨率越低。例如，考慮將分辨率從 16 位降低到 15 位的影響。不能降低 PWM 分辨率，否則會(huì)降低顯示效果，而必須減少掃描線數(shù)。正是由于這種權(quán)衡，才使得市場上的產(chǎn)品能夠擁有支持 16 位或更高位的驅(qū)動(dòng)器，但“實(shí)際”16 位 PWM 分辨率要低得多。此外，也正是由于這種關(guān)系，才使得市場上一些高端產(chǎn)品雖然具有非常少的掃描線數(shù)，卻能獲得出色的顯示效果（從 16 位、20 位或更高的 PWM 分辨率）。

回到設(shè)計(jì)要求，LED 面板模塊 (96 × 108) 有 96 列；可堆疊模式（子塊）下的雙 TLC6983 可支持 32 × 32 RGB 像素（32 個(gè) RGB 通道和 32 條掃描線）。因此，所有 RGB 通道都可以得到充分利用（96 / 32 = 行中 3 個(gè)子塊）。對(duì)于此用例，建議使用 6 作為級(jí)聯(lián)器件數(shù) (N_cascade) (96 / 16 = 6)。級(jí)聯(lián)數(shù)量可以設(shè)置得更高，例如 12 個(gè)級(jí)聯(lián)器件，但更多級(jí)聯(lián)器件需要更高的 SCLK 頻率（SCLK 設(shè)計(jì)將在后面章節(jié)討論），這會(huì)導(dǎo)致 EMI 更差，并且對(duì)控制器的 FPGA 也有更高的要求。

對(duì)于掃描線，應(yīng)考慮以下關(guān)系：ROUNDUP(108 / 19, 0) = 6，108 / 6 = 18。此計(jì)算會(huì)得到列中有 6 個(gè)子塊。108 可被 18 整除，掃描線數(shù) (N_{scan_line}) 可以設(shè)置為 18。如果分子不可整除，則建議盡量將掃描線間隔開，以實(shí)現(xiàn)負(fù)載共享目的。例如，如果允許的掃描線數(shù)上限為 16，該掃描線會(huì)表明在一列中 3 個(gè)子塊有 16 條掃描線，4 個(gè)子塊有 15 條掃描線。

最小 GCLK 頻率的計(jì)算公式為：

使用前面的數(shù)字，根據(jù)此公式計(jì)算得到的結(jié)果為 147.8MHz。

圖 2-2 顯示了圖 1-1 中突出顯示的 LED 面板 (96x108) 的更多詳細(xì)信息。LED 面板模塊分解成十八個(gè) 32 × 18 子塊（每排 6 組）。每個(gè)子塊都有兩個(gè)采用可堆疊模式連接的 TLC6983。圖 2-3 和圖 2-4 展示了物理原型板。