5 了解如何運(yùn)用時(shí)鐘權(quán)衡來實(shí)現(xiàn)所需的 ADC 性能

相位噪聲曲線中噪聲的最大貢獻(xiàn)者之一是本底噪聲，也稱為寬帶噪聲。如果一個(gè)源比另一個(gè)源具有更高的本底噪聲，則本底噪聲更高的源會(huì)增加相位噪聲曲線下的面積，從而增加指定積分帶寬的抖動(dòng)值。

通常，帶通濾波器 (BPF) 可降低時(shí)鐘信號(hào)或信號(hào)源的寬帶噪聲。BPF 還有助于從本質(zhì)上濾除不需要的雜散信號(hào)，即使這些雜散信號(hào)有時(shí)是由高性能、低噪聲信號(hào)發(fā)生器產(chǎn)生的。但請(qǐng)注意，BPF 也會(huì)降低信號(hào)的壓擺率。因此，為保持較高的壓擺率，需要增加相對(duì)于濾波器損耗的時(shí)鐘信號(hào)。圖 5-1 展示了在應(yīng)用和不應(yīng)用帶通濾波的情況下，三個(gè)不同信號(hào)發(fā)生器的相位噪聲曲線圖。該實(shí)驗(yàn)所用的帶通濾波器具有 25MHz 中心頻率，帶通為 10%。請(qǐng)注意寬帶噪聲在超出 1MHz 范圍時(shí)的性能下降有所改善，這表明使用 BPF 通常會(huì)產(chǎn)生寬帶更干凈、抖動(dòng)更低的時(shí)鐘信號(hào)（但時(shí)鐘壓擺率下降不足以顯著影響 ADC 性能）。

圖 5-1 應(yīng)用和不應(yīng)用濾波的情況下不同信號(hào)源的相位噪聲曲線

從不同的角度觀察濾波器示例，圖 5-2 演示了 ADC3683 的 SNR 性能與模擬輸入頻率間的關(guān)系，其中使用相同的三個(gè)信號(hào)發(fā)生器作為采樣時(shí)鐘，包括濾波和未濾波兩種情況。在用于時(shí)鐘的信號(hào)發(fā)生器的輸出端應(yīng)用濾波器后，可以明顯看到 SNR 改善。在本底噪聲較高的低性能信號(hào)發(fā)生器上（在這種情況下，固有的相位噪聲非常差）應(yīng)用濾波器時(shí)尤其說明了這一點(diǎn)。

圖 5-2 使用不同時(shí)鐘信號(hào)源進(jìn)行濾波與不濾波時(shí) ADC3683 的 SNR

到目前為止已使用信號(hào)發(fā)生器來演示時(shí)鐘信號(hào)的各種權(quán)衡。但在現(xiàn)實(shí)世界中，大多數(shù)設(shè)計(jì)人員會(huì)為 ADC 設(shè)計(jì)選擇特定的時(shí)鐘器件。在某些情況下，設(shè)計(jì)人員希望將 FPGA 用于 ADC 采樣時(shí)鐘。但是，不建議這么做。與 TI 大多數(shù)時(shí)鐘產(chǎn)品系列相比，F(xiàn)PGA 時(shí)鐘輸出具有明顯的加性抖動(dòng)。圖 5-3 展示了 FPGA 輸出時(shí)鐘和以下 TI 時(shí)鐘產(chǎn)品的 25MHz 相位噪聲曲線：LMX2572、LMK04832、LMX2571、CDCE6214 和 LMK3H0102。圖 5-4 演示了用于時(shí)鐘器件的測(cè)試設(shè)置。與所示的任何 TI 時(shí)鐘器件相比，F(xiàn)PGA 時(shí)鐘的相位噪聲曲線（綠色曲線）更差，尤其是在本底噪聲方面。使用 FPGA 作為 ADC 采樣時(shí)鐘不是一個(gè)好的設(shè)計(jì)選擇，如果需要轉(zhuǎn)換器的數(shù)據(jù)表性能或類似性能，不建議這樣做。請(qǐng)注意，TI 時(shí)鐘器件的性能可能會(huì)根據(jù)配置而變化，這會(huì)直接影響器件的相位噪聲曲線。

圖 5-3 多個(gè) TI 時(shí)鐘器件與 FPGA 輸出時(shí)鐘的相位噪聲曲線

圖 5-4 實(shí)驗(yàn)室中的 ADC 和時(shí)鐘器件測(cè)試測(cè)量設(shè)置

圖 5-5 演示了使用 FPGA 輸出時(shí)鐘為 ADC3683 提供時(shí)鐘時(shí)對(duì) ADC SNR 性能的影響，并與前面提到的 TI 時(shí)鐘器件進(jìn)行比較。圖 5-5 證實(shí)具有更高相位噪聲和本底噪聲的時(shí)鐘源會(huì)顯著影響轉(zhuǎn)換器的性能。為了實(shí)現(xiàn) ADC3683 的高 SNR 數(shù)據(jù)表性能，該 ADC 由無源器件（例如變壓器或平衡-非平衡變壓器）提供時(shí)鐘，而不是使用 TI 時(shí)鐘器件或其他有源器件。使用有源器件會(huì)進(jìn)一步引入噪聲并降低 ADC 性能。然而，盡管使用無源器件能獲得出色性能，但無源器件的尺寸更大，成本更高，并且驅(qū)動(dòng) 能力不佳。這一原因通常會(huì)促使工程師在其系統(tǒng)設(shè)計(jì)中放棄使用無源時(shí)鐘器件，而是選擇足以滿足性能需求的有源時(shí)鐘器件。如前所述，在有源時(shí)鐘設(shè)計(jì)中也可以采用濾波功能，這樣可以提高 ADC 性能。但是，在該實(shí)驗(yàn)中并沒有這樣做，因?yàn)樵?P 和 N 輸出端添加 BPF 非常復(fù)雜，需要進(jìn)行大量修改，無論是板載還是非板載。

圖 5-5 TI 時(shí)鐘器件和 FPGA 輸出時(shí)鐘與 ADC3683 數(shù)據(jù)表 SNR 在不同模擬輸入頻率下的對(duì)比

與 LVDS 信號(hào)相比，具有高壓擺率的快速上升信號(hào)（如 LVPECL 或 CML 接口）也能帶來更好的 ADC 性能。圖 5-6 顯示了使用 25MHz 采樣時(shí)鐘源以及不同輸出配置、信號(hào)標(biāo)準(zhǔn)和濾波模擬輸入源時(shí)對(duì) ADC3683 SNR 性能隨頻率變化的影響。時(shí)鐘器件用差分 (DIFF) LVDS 和 LVPECL 樣式接口以及單端 (SE) LVCMOS 樣式接口進(jìn)行了配置和測(cè)試。差分樣式接口的性能也更好，主要是因?yàn)槿魏喂材Ｔ肼暥紩?huì)被固有地消除。有關(guān)差分信號(hào)與單端信號(hào)的詳細(xì)信息，請(qǐng)參考 SLLD009。當(dāng)時(shí)鐘器件配置為輸出 LVCMOS 信號(hào)時(shí)，ADC SNR 會(huì)降低。

圖 5-6 根據(jù)各種輸出信號(hào)標(biāo)準(zhǔn)配置的時(shí)鐘器件與 ADC3683 在不同頻率下的 SNR 性能對(duì)比