ZHCSJ45E December 2018 – August 2023 LM5155 , LM51551
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 修訂歷史記錄
- 5 說明（續(xù)）
- 6 器件比較表
- 7 引腳配置和功能
- 8 規(guī)格
-
9 詳細(xì)說明
- 9.1 概述
- 9.2 功能方框圖
- 9.3
特性說明
- 9.3.1 線路欠壓鎖定（UVLO/SYNC 引腳）
- 9.3.2 高壓 VCC 穩(wěn)壓器（BIAS、VCC 引腳）
- 9.3.3 軟啟動（SS 引腳）
- 9.3.4 開關(guān)頻率（RT 引腳）
- 9.3.5 時鐘同步（UVLO/SYNC 引腳）
- 9.3.6 電流檢測和斜率補(bǔ)償（CS 引腳）
- 9.3.7 電流限制和最短導(dǎo)通時間（CS 引腳）
- 9.3.8 反饋和誤差放大器（FB、COMP 引腳）
- 9.3.9 電源正常狀態(tài)指示器（PGOOD 引腳）
- 9.3.10 斷續(xù)模式過載保護(hù)（僅限 LM51551）
- 9.3.11 最大占空比限制和最小輸入電源電壓
- 9.3.12 MOSFET 驅(qū)動器（GATE 引腳）
- 9.3.13 過壓保護(hù) (OVP)
- 9.3.14 熱關(guān)斷 (TSD)
- 9.4 器件功能模式
- 10應(yīng)用和實施
- 11器件和文檔支持
- 12機(jī)械、封裝和可訂購信息
封裝選項
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- DSS|12
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- DSS|12
訂購信息
9.3.5 時鐘同步（UVLO/SYNC 引腳）
可通過將 UVLO/SYNC 引腳拉至低電平，使器件的開關(guān)頻率與外部時鐘同步。器件的內(nèi)部時鐘在下降沿同步，但在強(qiáng)制關(guān)閉時間內(nèi)會忽略下降沿輸入，該時間由最大占空比限制決定。外部同步時鐘必須將 UVLO/SYNC 引腳電壓下拉至 1.45V（典型值）以下。下拉脈沖的占空比不受限制，但最小下拉脈沖寬度必須大于 150ns，最小上拉脈沖寬度必須大于 250ns。圖 9-10 所示為遠(yuǎn)程關(guān)斷功能的實現(xiàn)方案。UVLO 引腳可由分立式 MOSFET 或 MCU 的開漏輸出下拉。在此配置下，器件在 UVLO 引腳接地后立即停止開關(guān)，并且器件在 UVLO 引腳接地后 35μs（典型值）關(guān)斷。
圖 9-10 UVLO 和關(guān)斷圖 9-11 所示為關(guān)斷和時鐘同步功能相結(jié)合的實現(xiàn)方案。在此配置下，當(dāng) UVLO 引腳接地時，器件會立即停止開關(guān)；如果 fSYNC 保持高邏輯狀態(tài)的時間超過 35μs（典型值）（UVLO 處于低邏輯狀態(tài)的時間超過 35μs（典型值）），器件將關(guān)斷。如果啟用器件后提供了時鐘脈沖，器件將以 fSYNC 運(yùn)行。
圖 9-11 UVLO、關(guān)斷和時鐘同步圖 9-13 和圖 9-14 所示為待機(jī)和時鐘同步功能相結(jié)合的實現(xiàn)方案。在此配置下，如果 fSYNC 保持在高邏輯狀態(tài)，器件將立即停止開關(guān)；如果 fSYNC 保持在高邏輯狀態(tài)的時間超過兩個開關(guān)周期，器件將進(jìn)入待機(jī)模式。如果提供了時鐘脈沖，器件將以 fSYNC 運(yùn)行。由于當(dāng) UVLO 引腳電壓大于使能閾值的時間超過 1.5μs 時器件就會啟用，因此如果在器件啟用之前從一開始就提供外部時鐘同步脈沖，則建議使用圖 9-13 和圖 9-14 中的配置。當(dāng)同步脈沖的占空比大于 50% 時，可以放寬 1.5μs 的要求。圖 9-12 顯示了通過同步脈沖啟動所需的最小占空比。當(dāng)開關(guān)頻率大于 1.1MHz 時，在施加外部同步脈沖之前，UVLO 引腳電壓應(yīng)大于使能閾值并持續(xù) 1.5μs 以上。
圖 9-12 通過 SYNC 啟動所需的占空比
圖 9-13 UVLO、待機(jī)和時鐘同步 (a)
圖 9-14 UVLO、待機(jī)和時鐘同步 (b)如果不需要 UVLO 功能，可以使用 MCU 的一個推挽輸出同時實現(xiàn)關(guān)斷和時鐘同步功能。在此配置下，如果 fSYNC 保持低邏輯狀態(tài)的時間超過 35μs（典型值），器件將關(guān)斷。如果 fSYNC 保持高邏輯狀態(tài)的時間超過 1.5μs，器件將啟用。如果在器件啟用后提供了時鐘脈沖，器件將以 fSYNC 運(yùn)行。此外，在此配置下，建議在提供偏置后施加外部時鐘脈沖。通過使用限流電阻將流入 UVLO 引腳的電流限制在 1mA 以下，可以在提供偏置之前提供外部時鐘脈沖（請參閱圖 9-15）。
圖 9-15 關(guān)斷和時鐘同步圖 9-16 顯示了使用外部電路實現(xiàn)反相使能的方法。
圖 9-16 反相 UVLO外部時鐘頻率 (fSYNC) 必須在 fRT(TYPICAL) 的 +25% 和 –30% 之間。由于斜率電阻 (RSL) 的最大占空比限制和峰值電流限制會受到時鐘同步的影響，因此使用時鐘同步功能時要格外小心。請參閱節(jié) 9.3.6、節(jié) 9.3.7 和節(jié) 9.3.11 了解更多信息。