ZHCADE7 November 2023 CDCE6214 , CDCE6214-Q1 , CDCE6214Q1TM , LMK00301 , LMK00304 , LMK00306 , LMK00308 , LMK00334 , LMK00334-Q1 , LMK00338 , LMK03318 , LMK03328 , LMK3H0102 , LMK6C , LMK6H , LMKDB1104 , LMKDB1108 , LMKDB1120 , LMKDB1202 , LMKDB1204
除了 REFCLK 的抖動要求外，對各種時域參數(shù)也有限制。表 4-2 對這些限制進行了總結(jié)。這些限制不依賴于 PCIe 版本或時鐘架構(gòu)。
| 參數(shù) | PCIe 限制 |
|---|---|
| VCross | 250mV 至 550mV |
| VHigh | 最低 +150mV |
| VLow | 最高 –150mV |
| |VRingback|(1) | 最低 100mV |
| 周期 | 9.847ns 到 10.203ns |
| 占空比 | 40%至60% |
| VOvershoot | +300mV |
| VUndershoot | -300mV |
| 上升沿速率 | 0.6V/ns 至 4V/ns |
| 下降沿速率 | 0.6V/ns 至 4V/ns |
除非另有說明，否則使用差分波形測量表 4-2 中的參數(shù)，差分波形通常是高帶寬示波器的數(shù)學(xué)通道，配置用于在兩個單端波形之間進行減法。PCIe REFCLK 分析工具（如德州儀器 (TI) PCIe 參考時鐘分析工具）使用單個波形并執(zhí)行此計算。表 4-3 介紹了表 4-2 中的參數(shù)。
| 參數(shù) | 說明 |
|---|---|
| VCross | 當 +REFCLK 和 -REFCLK 輸出相對于系統(tǒng) GND 相等時的單端電壓，在 + 輸出的上升沿測量，如在交流負載中測量 |
| VHigh | 高電平電壓，在交流負載中測量 |
| VLow | 低電平電壓，在交流負載中測量 |
| VRingback | 在交流負載中測量時，發(fā)生下沖或過沖后，電壓穩(wěn)定在 VLow 或 VHigh 電平之前，從 GND 測量允許達到的電壓電平 |
| 周期 | 完整時鐘周期的時間，在時鐘上升沿之間測量，包括抖動和 SSC |
| 占空比 | 時鐘保持高電平的時間相對于整個時鐘周期的百分比 |
| VOvershoot | 在交流負載中測量的時鐘上升沿電壓過沖 |
| VUndershoot | 在交流負載中測量的時鐘下降沿電壓下沖 |
| 上升沿速率 | 在交流負載中測量的時鐘上升沿從 -150mV 過渡到 +150mV 的速率 |
| 下降沿速率 | 在交流負載中測量的時鐘上升沿從 +150mV 過渡到 -150mV 的速率 |
當輸出端接不當，導(dǎo)致反射時，VOvershoot、VUndershoot 和 VRingback 可能會違反 PCIe 規(guī)范匹配 REFCLK 源和接收器指定的阻抗對于更大限度地減少反射至關(guān)重要。有關(guān)正確端接 REFCLK 的指導(dǎo)，請參閱差分和單端信號的端接指南。