系統(tǒng)開發(fā)人員目前看重的是數(shù)據(jù)轉(zhuǎn)換器可實現(xiàn)更高的數(shù)據(jù)速率，而非 SERDES 接口速率的顯著提升。表 4-1 比較了典型數(shù)據(jù)轉(zhuǎn)換器設(shè)置的 SERDES 速率差，其中一個通道支持一對 I/Q 樣本流（一個數(shù)據(jù)轉(zhuǎn)換器的 LMFS 為 12410）。每個 I 或 Q 樣本流的典型電信工作速率為 491.52MSPS。

系統(tǒng)開發(fā)人員可從表 4-1 中得出結(jié)論：

1. 64B/66B 編碼選項將 SERDES 速率降低約 17.5%。這種程度的 SERDES 速率的降低足以實現(xiàn)將較低速率的 SERDES IP 類捆綁到 FPGA/ASIC 或數(shù)據(jù)轉(zhuǎn)換器器件，同時提供與 8B/10B 編碼選項相同的吞吐量。
2. SERDES 速率與數(shù)據(jù)轉(zhuǎn)換器速率（即基帶速率）之比揭示了 SERDES PHY 的設(shè)備時鐘和時鐘比率設(shè)置以及信號鏈中的數(shù)字邏輯（即 FIR、數(shù)字混頻器和數(shù)控振蕩器）。8B/10B 選項為時鐘分頻器設(shè)置提供了一個具有靈活公分母的比率。這未必適用于 64B/66B 編碼，但實際的 FPGA/ASIC 固件或數(shù)據(jù)轉(zhuǎn)換器設(shè)計需要具有合適的齒輪箱設(shè)置以適應(yīng)該比率。