ZHCAA98C March 2022 – October 2023 DP83826E , DP83826I
| PHY 選擇指南要求 | DP83826 合規(guī)情況 | 數(shù)據(jù)表參考章節(jié)(1) |
|---|---|---|
| PHY 必須符合 IEEE 802.3 100Base-TX 或 100Base-FX。 | DP83826 符合 IEEE 802.3 標(biāo)準(zhǔn) | 9.1 |
| PHY 必須支持 100Mbit/s 全雙工鏈路。 | DP83826 支持 10Mbit/s 和 100Mbit/s 全雙工運(yùn)行 | 9.5.1 ANAR (0x4) |
| PHY 必須提供 MII（或 RMII/RGMII）接口。 | DP83826 提供 MII 和 RMII(2) 接口連接 |
9.1、8.6（延遲時(shí)序） |
| PHY 必須在 100Base-TX 模式下使用自動(dòng)協(xié)商。 | DP83826 具有由 strap 配置控制的自動(dòng)協(xié)商功能 | 9.3.1、9.4 |
| PHY 必須支持 MII 管理接口。 | DP83826 支持最高時(shí)鐘速率為 24MHz 的串行管理接口 (SMI) | 9.3.11 |
| PHY 必須支持 100Base-TX 模式下的 MDI/MDI-X 自動(dòng)交叉。 | DP83826 通過(guò)自動(dòng) MDIX 功能支持這一點(diǎn) | 9.3.2、9.5 PHYCR (0x19) |
| PHY 鏈路中斷反應(yīng)時(shí)間（鏈路中斷到鏈路信號(hào)/LED 輸出變化的時(shí)間）必須小于 15μs，才能實(shí)現(xiàn)冗余操作。 | DP83826 具有名為“FLD”的快速鏈路丟棄功能，可將啟用鏈路中斷指示之前的觀察窗口時(shí)間縮短至 10μs | 8.6（鏈路接通時(shí)序）、9.3.16.2 |
| PHY 不得修改前導(dǎo)碼長(zhǎng)度。 | DP83826 不會(huì)修改前導(dǎo)碼長(zhǎng)度 | 不適用 |
| PHY 不得使用 IEEE802.3az 節(jié)能以太網(wǎng)。 | DP83826 支持 IEEE802.3az 標(biāo)準(zhǔn)。此功能默認(rèn)為禁用 | 9.3.3.1 |
| PHY 必須提供 RX_ER 信號(hào) (MII/RMII) 或 RX_ER 作為 RX_CTL 信號(hào)的一部分 (RGMII)。 | DP83826 通過(guò)標(biāo)準(zhǔn)接口（包括 RX_ER 信號(hào)）支持 MII/RMII | 9.3.9、9.3.10 |
| PHY 必須提供一個(gè)信號(hào)來(lái)指示 100Mbit/s（全雙工）鏈路，通常是可配置的 LED 輸出。信號(hào)極性為低電平有效或針對(duì)某些 ESC 可配置。 | DP83826 具有四個(gè)(3) (4) 可能進(jìn)行編程的 LED 輸出，每個(gè)輸出可顯示 100Mbit/s（全雙工）鏈路 | 9.3.17、9.5 MLEDCR (0x25)、LEDX_GPIO_CFG (0x303 - 0x306) 和 LEDCFG (0x460) |
| PHY 地址應(yīng)等于邏輯端口號(hào) (0–3)。某些 ESC 還支持固定偏移量（例如，偏移量 16，PHY 地址為邏輯端口號(hào)加 16：16-19）、任意偏移量，甚至是可單獨(dú)配置的 PHY 地址。如果這些情況都不可行，PHY 地址應(yīng)配置為邏輯端口號(hào)加 1 (1–4)，但在這種情況下無(wú)法使用某些功能（例如，增強(qiáng)型鏈路檢測(cè)），因?yàn)槌丝蛇x的可配置 PHY 地址偏移量外，PHY 地址已在 ESC 內(nèi)部完成硬編碼。 | DP83826 具有八個(gè)可使用 strap 配置電阻進(jìn)行設(shè)置的 PHY 地址 | 9.4.1.1.1、9.4.1.2.1 |
| PHY 配置不得依賴(lài)于通過(guò) MII 管理接口進(jìn)行的配置，也就是說(shuō)，必須在上電后啟用所需的功能，例如，采用默認(rèn)設(shè)置或 strap 配置選項(xiàng)。PHY 的啟動(dòng)不應(yīng)依賴(lài) MII 管理交互，即 MDC 時(shí)鐘，因?yàn)槌?EtherCAT? 主站要求，否則許多 ESC 都不通過(guò)管理接口與 PHY 進(jìn)行通信（只有具有 MI 鏈路檢測(cè)功能和配置的 EtherCAT? IP 內(nèi)核才能在沒(méi)有主站交互的情況下進(jìn)行通信）。 | DP83826 具有自動(dòng)加載 (bootstrap) 配置，可將 PHY 設(shè)置為允許 EtherCAT? 通信的特定模式。 | 5、9.4.1.1 |
| 連接到同一個(gè) ESC 的所有 PHY 以及 ESC 本身必須共享相同的時(shí)鐘源，因此可省略 TX FIFO。為實(shí)現(xiàn)這一目的，可讓 PHY 的時(shí)鐘源來(lái)自 ESC 時(shí)鐘輸出或讓 PHY 和 ESC 的時(shí)鐘源來(lái)自同一個(gè)石英振蕩器。ESC10/20 使用 TX_CLK 作為時(shí)鐘源，兩個(gè) PHY 必須共享相同的石英振蕩器。 | 只要遵循該時(shí)鐘源的規(guī)格，就可以使用 DP83826 的外部時(shí)鐘源來(lái)解決這個(gè)問(wèn)題。DP83826 也有一個(gè)時(shí)鐘輸出選項(xiàng)可用于提供第二個(gè) PHY 的時(shí)鐘 | 8.6（25MHz 或 50MHz 輸入時(shí)鐘容差）、9.3.8 |
| TX_CLK 和 PHY 的時(shí)鐘輸入之間的相位偏移可在 ESC 內(nèi)部通過(guò)手動(dòng)配置或自動(dòng)方式進(jìn)行補(bǔ)償。PHY 和 ESC 必須共享相同的時(shí)鐘源，因此時(shí)鐘周期無(wú)法在器件之間改變。 | 此要求適用于 MAC 接口且與 PHY 無(wú)關(guān) | 不適用 |
| 手動(dòng) TX 移位補(bǔ)償：ET1100、ET1200 和 IP 內(nèi)核提供了 TX 移位配置選項(xiàng)（可配置的 TX_EN/TXD 信號(hào)延遲 0/10/20/30ns），該選項(xiàng)可用于所有 MII 端口。因此，連接到同一個(gè) ESC 的所有 PHY 必須在 TX_CLK 與 PHY 的時(shí)鐘輸入之間具有相同的固定相位關(guān)系，且容差為 ±5ns。每次 PHY 上電或建立鏈路時(shí)，相位關(guān)系必須相同。ESC10/20 使用 TX_CLK 作為器件時(shí)鐘源，因此無(wú)需進(jìn)行配置，但必須滿足手動(dòng) TX 移位補(bǔ)償?shù)囊蟆?/td> | 對(duì)于此規(guī)格，DP83826 的標(biāo)稱(chēng)容差為 ±2ns，最大容差為 ±4ns | 8.6（延遲時(shí)序） |
| 自動(dòng) TX 移位補(bǔ)償：IP 內(nèi)核分別針對(duì)每個(gè)端口支持自動(dòng) TX 移位補(bǔ)償。借助自動(dòng) TX 移位補(bǔ)償，不需要在每次 PHY 上電或建立鏈路時(shí)使 PHY 具有相同的固定相位關(guān)系。 | 此要求適用于 MAC 接口且與 PHY 無(wú)關(guān) | 不適用 |
表 2-2 展示了應(yīng)用手冊(cè) – PHY 選擇指南 文檔版本 2.6 (2017-10-04) 的副本，以及 DP83826 對(duì)相關(guān)建議的遵從性。此外，還提供了 DP83826 的其他數(shù)據(jù)表參考。
| PHY 選擇指南建議 | DP83826 對(duì)建議的遵從性 | 數(shù)據(jù)表參考章節(jié) |
|---|---|---|
| 接收和發(fā)送延遲應(yīng)是確定性的，并且應(yīng)盡可能小。 | DP83826 基于 MII 接口的 RX 和 TX 信號(hào)延時(shí)為 ±2ns | 8.6（延遲時(shí)序） |
| 如果使用標(biāo)準(zhǔn)最大長(zhǎng)度為 100m 的電纜，為保持安全裕度，最大電纜長(zhǎng)度應(yīng) ≥ 120m。 | DP83826 經(jīng)測(cè)試的最大電纜長(zhǎng)度在 150m 以上 | 1 |
| ESD 容差應(yīng)盡可能高（4kV 或更佳）。 | DP83826 已在沒(méi)有外部保護(hù)的情況下經(jīng)過(guò)測(cè)試，根據(jù) HBM，對(duì)于 MDI 引腳，可承受的 ESD 等級(jí)為 ±5kV，對(duì)于除 MDI 引腳外的所有引腳，可承受 ±2kV，而根據(jù) CDM，對(duì)于所有引腳，均可承受 ±0.75kV。采取外部保護(hù)措施時(shí)，IEC 61000-4-2 ESD：±8kV 接觸、±15kV 空氣，IEC 61000-4-4 EFT：±4kV @ 5kHz 和 100kHz | 8.2、1 |
| 基線漂移應(yīng)得到補(bǔ)償（為了在最大電纜長(zhǎng)度下進(jìn)行基線漂移測(cè)量，PHY 應(yīng)符合 ANSI X3.263 DDJ 測(cè)試模式）。 | DP83826 經(jīng)測(cè)試在補(bǔ)償基線漂移方面具有出色的表現(xiàn)。建議將寄存器 0xB[0] 設(shè)置為 0，否則基線漂移測(cè)試將因?yàn)?PHY 丟棄鏈路而失敗，原因是能量檢測(cè)機(jī)制會(huì)將測(cè)試模式視為一次鏈路丟棄。 |
9.5.1 CR3 (0xB)、 9.3.16.2 |
| 如果只有 RX+ 和 RX- 線路之一斷開(kāi)連接，PHY 還應(yīng)在 15μs 的鏈路中斷反應(yīng)時(shí)間內(nèi)檢測(cè)到鏈路中斷。 | 快速鏈路丟棄功能可在啟用鏈路中斷指示之前將觀察窗口時(shí)間縮短至 10μs | 8.6（快速鏈路脈沖時(shí)序）、9.3.16.2 |
| 無(wú)論接收到的符號(hào)如何，只要這些符號(hào)有效，PHY 都應(yīng)保持鏈路狀態(tài)。 | 只要快速鏈路丟棄功能確定沒(méi)有理由丟棄鏈路，PHY 就能夠保持鏈路狀態(tài) | 9.3.16.2 |
| 用于 100Base-FX 的以太網(wǎng) PHY 應(yīng)該完全實(shí)現(xiàn)遠(yuǎn)端故障 (FEF)（生成和檢測(cè)）功能。 | DP83826 為 100Base-TX PHY，不支持 100Base-FX | 1 |
| MDC 不應(yīng)包含上拉、下拉電阻器，因?yàn)槟承?ESC 會(huì)將此信號(hào)用作配置輸入信號(hào)。 | MDC 具有內(nèi)部下拉電阻（標(biāo)稱(chēng) 10kΩ），定義上拉時(shí)必須考慮到這一點(diǎn) | 8.5、6、7 |
| 理想情況是將自動(dòng)協(xié)商廣播限制為 100Mbit/s（全雙工）（通過(guò)硬件使用 strap 配置選項(xiàng)進(jìn)行配置）。 | 廣播可以通過(guò) strap 配置進(jìn)行設(shè)置 | 9.4.1 |
| 功耗應(yīng)盡可能低。 | 在 3.3V VDDA 和 VDDIO 電平條件下，通過(guò) MII 接口連接的 100BaseTX 在最壞情況下的總功耗為 67mA | 8.5（功耗 [工作模式最壞情況，...]） |
| I/O 電壓：當(dāng)前的 ASIC 和 FPGA ESC 應(yīng)支持 3.3V 電壓，對(duì)于最新的 FPGA ESC，還建議支持 2.5V、1.8V I/O。 | DP83826 支持 3.3V 和 1.8V I/O 電壓 | 8.3、9.1 |
| 根據(jù) I/O 電壓，采用單電源。 | 支持 3.3V 單電源 | 8.3、9.1 |
| PHY 應(yīng)使用 25MHz 的時(shí)鐘源（石英振蕩器或 ESC 輸出）。 | DP83826 支持晶體和振蕩器輸入 |
10.2.4.1（25MHz 輸入 時(shí)鐘容差） |
| 應(yīng)支持工業(yè)溫度范圍。 | DP83826 支持 –40°C 至 105°C 的溫度范圍 | 8.3 |