ZHCAA98C March 2022 – October 2023 DP83826E , DP83826I
| PHY 選擇指南要求 | DP83826 合規(guī)情況 | 數(shù)據(jù)表參考章節(jié)(1) |
|---|---|---|
| PHY 必須符合 IEEE 802.3 100Base-TX 或 100Base-FX。 | DP83826 符合 IEEE 802.3 標準 | 9.1 |
| PHY 必須支持 100Mbit/s 全雙工鏈路。 | DP83826 支持 10Mbit/s 和 100Mbit/s 全雙工運行 | 9.5.1 ANAR (0x4) |
| PHY 必須提供 MII（或 RMII/RGMII）接口。 | DP83826 提供 MII 和 RMII(2) 接口連接 |
9.1、8.6（延遲時序） |
| PHY 必須在 100Base-TX 模式下使用自動協(xié)商。 | DP83826 具有由 strap 配置控制的自動協(xié)商功能 | 9.3.1、9.4 |
| PHY 必須支持 MII 管理接口。 | DP83826 支持最高時鐘速率為 24MHz 的串行管理接口 (SMI) | 9.3.11 |
| PHY 必須支持 100Base-TX 模式下的 MDI/MDI-X 自動交叉。 | DP83826 通過自動 MDIX 功能支持這一點 | 9.3.2、9.5 PHYCR (0x19) |
| PHY 鏈路中斷反應時間（鏈路中斷到鏈路信號/LED 輸出變化的時間）必須小于 15μs，才能實現(xiàn)冗余操作。 | DP83826 具有名為“FLD”的快速鏈路丟棄功能，可將啟用鏈路中斷指示之前的觀察窗口時間縮短至 10μs | 8.6（鏈路接通時序）、9.3.16.2 |
| PHY 不得修改前導碼長度。 | DP83826 不會修改前導碼長度 | 不適用 |
| PHY 不得使用 IEEE802.3az 節(jié)能以太網(wǎng)。 | DP83826 支持 IEEE802.3az 標準。此功能默認為禁用 | 9.3.3.1 |
| PHY 必須提供 RX_ER 信號 (MII/RMII) 或 RX_ER 作為 RX_CTL 信號的一部分 (RGMII)。 | DP83826 通過標準接口（包括 RX_ER 信號）支持 MII/RMII | 9.3.9、9.3.10 |
| PHY 必須提供一個信號來指示 100Mbit/s（全雙工）鏈路，通常是可配置的 LED 輸出。信號極性為低電平有效或針對某些 ESC 可配置。 | DP83826 具有四個(3) (4) 可能進行編程的 LED 輸出，每個輸出可顯示 100Mbit/s（全雙工）鏈路 | 9.3.17、9.5 MLEDCR (0x25)、LEDX_GPIO_CFG (0x303 - 0x306) 和 LEDCFG (0x460) |
| PHY 地址應等于邏輯端口號 (0–3)。某些 ESC 還支持固定偏移量（例如，偏移量 16，PHY 地址為邏輯端口號加 16：16-19）、任意偏移量，甚至是可單獨配置的 PHY 地址。如果這些情況都不可行，PHY 地址應配置為邏輯端口號加 1 (1–4)，但在這種情況下無法使用某些功能（例如，增強型鏈路檢測），因為除了可選的可配置 PHY 地址偏移量外，PHY 地址已在 ESC 內(nèi)部完成硬編碼。 | DP83826 具有八個可使用 strap 配置電阻進行設置的 PHY 地址 | 9.4.1.1.1、9.4.1.2.1 |
| PHY 配置不得依賴于通過 MII 管理接口進行的配置，也就是說，必須在上電后啟用所需的功能，例如，采用默認設置或 strap 配置選項。PHY 的啟動不應依賴 MII 管理交互，即 MDC 時鐘，因為除非 EtherCAT? 主站要求，否則許多 ESC 都不通過管理接口與 PHY 進行通信（只有具有 MI 鏈路檢測功能和配置的 EtherCAT? IP 內(nèi)核才能在沒有主站交互的情況下進行通信）。 | DP83826 具有自動加載 (bootstrap) 配置，可將 PHY 設置為允許 EtherCAT? 通信的特定模式。 | 5、9.4.1.1 |
| 連接到同一個 ESC 的所有 PHY 以及 ESC 本身必須共享相同的時鐘源，因此可省略 TX FIFO。為實現(xiàn)這一目的，可讓 PHY 的時鐘源來自 ESC 時鐘輸出或讓 PHY 和 ESC 的時鐘源來自同一個石英振蕩器。ESC10/20 使用 TX_CLK 作為時鐘源，兩個 PHY 必須共享相同的石英振蕩器。 | 只要遵循該時鐘源的規(guī)格，就可以使用 DP83826 的外部時鐘源來解決這個問題。DP83826 也有一個時鐘輸出選項可用于提供第二個 PHY 的時鐘 | 8.6（25MHz 或 50MHz 輸入時鐘容差）、9.3.8 |
| TX_CLK 和 PHY 的時鐘輸入之間的相位偏移可在 ESC 內(nèi)部通過手動配置或自動方式進行補償。PHY 和 ESC 必須共享相同的時鐘源，因此時鐘周期無法在器件之間改變。 | 此要求適用于 MAC 接口且與 PHY 無關 | 不適用 |
| 手動 TX 移位補償：ET1100、ET1200 和 IP 內(nèi)核提供了 TX 移位配置選項（可配置的 TX_EN/TXD 信號延遲 0/10/20/30ns），該選項可用于所有 MII 端口。因此，連接到同一個 ESC 的所有 PHY 必須在 TX_CLK 與 PHY 的時鐘輸入之間具有相同的固定相位關系，且容差為 ±5ns。每次 PHY 上電或建立鏈路時，相位關系必須相同。ESC10/20 使用 TX_CLK 作為器件時鐘源，因此無需進行配置，但必須滿足手動 TX 移位補償?shù)囊蟆?/td> | 對于此規(guī)格，DP83826 的標稱容差為 ±2ns，最大容差為 ±4ns | 8.6（延遲時序） |
| 自動 TX 移位補償：IP 內(nèi)核分別針對每個端口支持自動 TX 移位補償。借助自動 TX 移位補償，不需要在每次 PHY 上電或建立鏈路時使 PHY 具有相同的固定相位關系。 | 此要求適用于 MAC 接口且與 PHY 無關 | 不適用 |
表 2-2 展示了應用手冊 – PHY 選擇指南 文檔版本 2.6 (2017-10-04) 的副本，以及 DP83826 對相關建議的遵從性。此外，還提供了 DP83826 的其他數(shù)據(jù)表參考。
| PHY 選擇指南建議 | DP83826 對建議的遵從性 | 數(shù)據(jù)表參考章節(jié) |
|---|---|---|
| 接收和發(fā)送延遲應是確定性的，并且應盡可能小。 | DP83826 基于 MII 接口的 RX 和 TX 信號延時為 ±2ns | 8.6（延遲時序） |
| 如果使用標準最大長度為 100m 的電纜，為保持安全裕度，最大電纜長度應 ≥ 120m。 | DP83826 經(jīng)測試的最大電纜長度在 150m 以上 | 1 |
| ESD 容差應盡可能高（4kV 或更佳）。 | DP83826 已在沒有外部保護的情況下經(jīng)過測試，根據(jù) HBM，對于 MDI 引腳，可承受的 ESD 等級為 ±5kV，對于除 MDI 引腳外的所有引腳，可承受 ±2kV，而根據(jù) CDM，對于所有引腳，均可承受 ±0.75kV。采取外部保護措施時，IEC 61000-4-2 ESD：±8kV 接觸、±15kV 空氣，IEC 61000-4-4 EFT：±4kV @ 5kHz 和 100kHz | 8.2、1 |
| 基線漂移應得到補償（為了在最大電纜長度下進行基線漂移測量，PHY 應符合 ANSI X3.263 DDJ 測試模式）。 | DP83826 經(jīng)測試在補償基線漂移方面具有出色的表現(xiàn)。建議將寄存器 0xB[0] 設置為 0，否則基線漂移測試將因為 PHY 丟棄鏈路而失敗，原因是能量檢測機制會將測試模式視為一次鏈路丟棄。 |
9.5.1 CR3 (0xB)、 9.3.16.2 |
| 如果只有 RX+ 和 RX- 線路之一斷開連接，PHY 還應在 15μs 的鏈路中斷反應時間內(nèi)檢測到鏈路中斷。 | 快速鏈路丟棄功能可在啟用鏈路中斷指示之前將觀察窗口時間縮短至 10μs | 8.6（快速鏈路脈沖時序）、9.3.16.2 |
| 無論接收到的符號如何，只要這些符號有效，PHY 都應保持鏈路狀態(tài)。 | 只要快速鏈路丟棄功能確定沒有理由丟棄鏈路，PHY 就能夠保持鏈路狀態(tài) | 9.3.16.2 |
| 用于 100Base-FX 的以太網(wǎng) PHY 應該完全實現(xiàn)遠端故障 (FEF)（生成和檢測）功能。 | DP83826 為 100Base-TX PHY，不支持 100Base-FX | 1 |
| MDC 不應包含上拉、下拉電阻器，因為某些 ESC 會將此信號用作配置輸入信號。 | MDC 具有內(nèi)部下拉電阻（標稱 10kΩ），定義上拉時必須考慮到這一點 | 8.5、6、7 |
| 理想情況是將自動協(xié)商廣播限制為 100Mbit/s（全雙工）（通過硬件使用 strap 配置選項進行配置）。 | 廣播可以通過 strap 配置進行設置 | 9.4.1 |
| 功耗應盡可能低。 | 在 3.3V VDDA 和 VDDIO 電平條件下，通過 MII 接口連接的 100BaseTX 在最壞情況下的總功耗為 67mA | 8.5（功耗 [工作模式最壞情況，...]） |
| I/O 電壓：當前的 ASIC 和 FPGA ESC 應支持 3.3V 電壓，對于最新的 FPGA ESC，還建議支持 2.5V、1.8V I/O。 | DP83826 支持 3.3V 和 1.8V I/O 電壓 | 8.3、9.1 |
| 根據(jù) I/O 電壓，采用單電源。 | 支持 3.3V 單電源 | 8.3、9.1 |
| PHY 應使用 25MHz 的時鐘源（石英振蕩器或 ESC 輸出）。 | DP83826 支持晶體和振蕩器輸入 |
10.2.4.1（25MHz 輸入 時鐘容差） |
| 應支持工業(yè)溫度范圍。 | DP83826 支持 –40°C 至 105°C 的溫度范圍 | 8.3 |