ZHCACP5A september   2021  – may 2023

1.   1
2.   摘要
3.   商標(biāo)
4. 1引言
   1. 1.1 重點(diǎn)產(chǎn)品
   2. 1.2 器件環(huán)回模式
      1. 1.2.1 ADC 至 DAC JESD 環(huán)回
      2. 1.2.2 ADC 至 DAC 低延遲環(huán)回
5. 2測(cè)試和結(jié)果
   1. 2.1 測(cè)試方法
      1. 2.1.1 硬件設(shè)置
         1. 2.1.1.1 ADC 至 DAC JESD 環(huán)回
         2. 2.1.1.2 ADC 至 DAC 低延遲環(huán)回
      2. 2.1.2 GUI 設(shè)置
         1. 2.1.2.1 ADC 至 DAC JESD 環(huán)回
         2. 2.1.2.2 ADC 至 DAC 低延遲環(huán)回
      3. 2.1.3 測(cè)試條件
      4. 2.1.4 測(cè)試結(jié)果
         1. 2.1.4.1 ADC 至 DAC JESD 環(huán)回
            1. 2.1.4.1.1 JESD 122.88MSPS
            2. 2.1.4.1.2 JESD 184.32MSPS
            3. 2.1.4.1.3 JESD 245.76MSPS
            4. 2.1.4.1.4 JESD 368.64MSPS
            5. 2.1.4.1.5 JESD 491.52MSPS
         2. 2.1.4.2 ADC 至 DAC 低延遲環(huán)回
6. 3結(jié)論
7. 4參考文獻(xiàn)
8. 5修訂歷史記錄