ZHCUBK6A May 2018 – December 2023 ADC12DL2500 , ADC12DL3200
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- 摘要
- 商標(biāo)
- 1簡介
- 2設(shè)備
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3設(shè)置過程
- 3.1 安裝 High-Speed Data Converter (HSDC) Pro 軟件
- 3.2 安裝配置 GUI 軟件
- 3.3 連接 EVM 和 TSW14DL3200EVM
- 3.4 將電源連接到電路板（關(guān)閉）
- 3.5 將信號發(fā)生器連接到 EVM（*在定向之前禁用射頻輸出）
- 3.6 打開 TSW14DL3200EVM 的電源并連接到 PC
- 3.7 打開 ADC12DLXX00EVM 的 5V 電源并連接到 PC
- 3.8 打開信號發(fā)生器射頻輸出
- 3.9 打開 ADC12DLXX00EVM GUI 并對 ADC 和時鐘進(jìn)行編程
- 3.10 校準(zhǔn) EVM 上的 ADC 器件
- 3.11 打開 HSDC 軟件并將 FPGA 圖像加載至 TSW14DL3200EVM
- 3.12 使用 HSDC Pro 軟件采集數(shù)據(jù)
- 4器件配置
- A ADC12DL3200EVM 疑難解答
- B 可選 ADC12DL3200EVM 配置
- C 修訂歷史記錄
B 可選 ADC12DL3200EVM 配置
此附錄提供了針對可選時鐘支持修改 EVM 的設(shè)置。
LMK04828 為 LMX2582 提供板載 100MHz VCXO 的緩沖副本。連接可選的 10MHz 基準(zhǔn)時鐘后，100MHz VCXO 輸出頻率鎖定至 10MHz 基準(zhǔn)。此過程可實(shí)現(xiàn)對模擬輸入信號的相干采樣。EVM 可配置為使用外部 ADC 時鐘，步驟如下（請參閱圖 6-1）：
- 修改硬件：
- 移除 C114 和 C124，組裝 C24 和 C25。
- 連接信號發(fā)生器：
- 將 10MHz 基準(zhǔn)從 Sig Gen 1 連接到 Sig Gen 2。
- 配置 Sig Gen 2 以使用來自 Sig Gen 1 的 10MHz 基準(zhǔn)輸入。
- Sig Gen 1 連接至 DEVCLK (J12)。將發(fā)生器頻率設(shè)置為所需的 FCLK。將輸出電平設(shè)置為 +9dBm。
- Sig Gen 2 連接到所需的模擬輸入，起始點(diǎn)輸出電平為 0dBm。
- 對 GUI 進(jìn)行編程：
- 在 EVM 選項卡中，將時鐘源設(shè)置為 External。
- 在步驟 2b 中輸入 Sampling Frequency (FCLK)。
圖 B-1 外部 CLK 配置ADC12DL3200EVM 包括基準(zhǔn)時鐘輸入 (CLKIN0)，允許用戶將 LMK04828同步到外部 10MHz 基準(zhǔn)，從而實(shí)現(xiàn)相干采樣
可重新配置 LMX2582 和 LMK04828 以實(shí)現(xiàn)更多功能，但此 EVM 并非用作這些器件的完整評估平臺。關(guān)于完整的評估平臺，請參閱 LMK04828 工具文件夾和 LMX2582 工具文件夾。