ZHCSS77A May 2023 – May 2025 AFE7951
PRODUCTION DATA
- 1
- 1特性
- 2應用
- 3說明
- 4引腳配置和功能
-
5規(guī)格
- 5.1 絕對最大額定值
- 5.2 ESD 等級
- 5.3 建議運行條件
- 5.4 AFE79xx 熱性能信息
- 5.5 發(fā)送器電氣特性
- 5.6 射頻 ADC 電氣特性
- 5.7 PLL/VCO/時鐘電氣特性
- 5.8 數(shù)字電氣特性
- 5.9 電源電氣特性
- 5.10 時序要求
- 5.11 開關特性
- 5.12
典型特性
- 5.12.1 800 MHz 下的 TX 典型特性
- 5.12.2 1.8 GHz 下的 TX 典型特性
- 5.12.3 2.6 GHz 下的 TX 典型特性
- 5.12.4 3.5 GHz 下的 TX 典型特性
- 5.12.5 4.9 GHz 下的 TX 典型特性
- 5.12.6 8.1 GHz 下的 TX 典型特性
- 5.12.7 9.6 GHz 下的 TX 典型特性
- 5.12.8 800 MHz 下的 RX 典型特性
- 5.12.9 1.75-1.9 GHz 下的 RX 典型特性
- 5.12.10 2.6 GHz 下的 RX 典型特性
- 5.12.11 3.5 GHz 下的 RX 典型特性
- 5.12.12 4.9 GHz 下的 RX 典型特性
- 5.12.13 8.1 GHz 下的 RX 典型特性
- 5.12.14 9.6 GHz 下的 RX 典型特性
- 5.12.15 PLL 和時鐘典型特性
- 6器件和文檔支持
- 7修訂歷史記錄
- 8機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
訂購信息
5.12.4 3.5 GHz 下的 TX 典型特性
TA = +25°C 時的典型值，使用標稱電源。默認條件：TX 輸入數(shù)據(jù)速率 = 491.52MSPS，fDAC = 11796.48MSPS（24 倍插值），交錯模式，第一奈奎斯特區(qū)域輸出，PLL 時鐘模式，其中 fREF = 491.52MHz，AOUT = –1dBFS，DSA = 0dB，Sin(x)/x 啟用，DSA 校準，TX 時鐘抖動啟用
| Aout = -0.5dBFS，3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 差分增益誤差 = POUT（DSA 設置 – 1）– POUT（DSA 設置）+ 1 |
| 3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 積分增益誤差 = POUT（DSA 設置）- POUT（DSA 設置 = 0）+（DSA 設置） |
| 3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 3.5GHz 匹配，包括 PCB 和電纜損耗 |
| 3.5GHz 匹配，1TX |
| 3.5GHz 匹配，1TX |
| 3.5GHz 匹配，1TX | ||
| 差分相位誤差 = PhaseOUT（DSA 設置–1）– PhaseOUT（DSA 設置） |
| 3.5GHz 匹配，1TX | ||
| 積分相位誤差 = Phase（DSA 設置）– Phase（DSA 設置 = 0） |
A.
圖 5-136 3.5GHz 條件下 TX NSD 與 DSA 設置間的關系| fDAC = 11796.48MSPS，交錯模式，在 3.5GHz 條件下匹配，Aout = –13dBFS。 | ||
| 20MHz 頻率間隔，3.5GHz 匹配 | ||
| 3.5GHz 匹配，單載波 20MHz BW TM1.1 LTE |
| 3.5GHz 匹配，單載波 20MHz BW TM1.1 LTE |
| 在 3.5 GHz 條件下匹配，fDAC = 11.79648GSPS，交錯模式，標準化為諧波頻率下的輸出功率 |
| 在 3.5GHz 條件下匹配，fDAC = 11.79648GSPS，交錯模式。 | ||
| 在 3.5GHz 條件下匹配，fDAC = 11.79648GSPS，交錯模式。 |
| Aout = -0.5dBFS，3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 差分增益誤差 = POUT（DSA 設置 – 1）– POUT（DSA 設置）+ 1 |
| 3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 積分增益誤差 = POUT（DSA 設置）- POUT（DSA 設置 = 0）+（DSA 設置） |
| 3.5GHz 匹配，包括 PCB 和電纜損耗 | ||
| 任何 DSA 設置下都可能出現(xiàn)相位 DNL 峰值。 |
| 3.5GHz 匹配，包括 PCB 和電纜損耗 |
| 3.5GHz 匹配，1TX，在 25°C 下校準 |
| 3.5GHz 匹配，1TX，在 25°C 下校準 | ||
| 3.5GHz 匹配，1TX，在 25°C 下校準 | ||
| 差分相位誤差 = PhaseOUT（DSA 設置–1）– PhaseOUT（DSA 設置） |
| 3.5GHz 匹配，1TX，在 25°C 下校準 | ||
| 積分相位誤差 = Phase（DSA 設置）– Phase（DSA 設置 = 0） |
| 20MHz 頻率間隔，3.5GHz 匹配，單音幅度為 -13dBFS，包括 PCB 和電纜損耗 | ||
| 3.5GHz 匹配，單載波 20MHz BW TM1.1 LTE |
| 3.5GHz 匹配，單載波 20MHz BW TM1.1 LTE |
| 3.5GHz 匹配，單載波 20MHz BW TM1.1 LTE |
| 在 3.5GHz 條件下匹配，fDAC = 11.79648GSPS，交錯模式，標準化為諧波頻率下的輸出功率。低谷是由于 HD3 下降至接近直流。 |
| 在 3.5GHz 條件下匹配，fDAC = 11.79648GSPS，交錯模式。 |