ZHCAB24 August 2020 AM67 , AM67A , AM68 , AM68A , AM69 , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
TX 和 RX 延遲值的所有組合均可視為二維圖,其中橫軸為 RX PDL 延遲,縱軸為 TX PDL 延遲。圖 2-1 是一個(gè)程式化、有代表性的圖,顯示了典型的 TX、RX 和讀取延遲配置,這些配置將使 OSPI PHY 能夠成功讀取。彩色區(qū)域顯示了實(shí)現(xiàn)有效讀取的不同 ref_clk 目標(biāo)的 TX 和 RX 組合(通過區(qū)域)??瞻讌^(qū)域表示不會(huì)讀取有效數(shù)據(jù)的 TX 和 RX 的組合(失敗區(qū)域)。
通過區(qū)域分為兩個(gè)子區(qū)域,每個(gè)子區(qū)域?qū)?yīng)一個(gè)目標(biāo)周期。OSPI 調(diào)優(yōu)算法識(shí)別最大區(qū)域,選擇對(duì)應(yīng)的 ref_clk 目標(biāo),并設(shè)置 TX 和 RX PDL 延遲以在該 ref_clk 目標(biāo)內(nèi)采樣。
TX min 和 max(通過區(qū)域的側(cè)壁)由 OSPI 器件的設(shè)置和保持時(shí)間要求形成。超出此范圍的 TX 延遲會(huì)導(dǎo)致 OSPI 器件錯(cuò)誤地鎖存命令和地址字節(jié),從而導(dǎo)致讀取失敗。
RX min 和 max(通過區(qū)域的頂部和底部)由 OSPI 控制器的設(shè)置和保持時(shí)間要求形成。超出此范圍的 RX 延遲會(huì)導(dǎo)致OSPI 控制器錯(cuò)誤地鎖存數(shù)據(jù)字節(jié),從而導(dǎo)致讀取失敗。
TX PDL 延遲和 RX PDL 延遲都會(huì)導(dǎo)致往返延遲,其將采樣點(diǎn)從一個(gè) ref_clk 周期推到下一周期。子區(qū)域之間的對(duì)角線之所以存在,是因?yàn)?PDL 延遲的總和不能超過一個(gè)固定值,以便在第一個(gè) Ref_Clk 目標(biāo)內(nèi)采樣。