ZHCADN6 January 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
1.3 Jacinto 7 UART 功能簡介
圖 1-1 顯示了 Jacinto 7 UART 功能方框圖。當(dāng)處理器需要發(fā)送數(shù)據(jù)時，只需要通過 CPU/DMA 將輸出數(shù)據(jù)寫入 FIFO。然后，數(shù)據(jù)通過 UART_THR 寄存器自動傳輸?shù)?TX 引腳，并轉(zhuǎn)換為 TTL 電平。如果 UART_THR 寄存器為空，則數(shù)據(jù)傳輸完成。在數(shù)據(jù)接收過程中，TTL 電平首先通過引腳轉(zhuǎn)換為位數(shù)據(jù)，并由 UART_RHR 寫入 FIFO。當(dāng) FIFO 達(dá)到閾值（最大 64 字節(jié)）時，將觸發(fā) CPU/DMA 中斷，以將數(shù)據(jù)寫入存儲器。當(dāng)讀取足夠的數(shù)據(jù)并且 FIFO 中的數(shù)據(jù)低于閾值時，中斷條件將消失，數(shù)據(jù)接收完成。
圖 1-1 UART 功能方框圖