LMK5XXXXXS1 配置為以 LVDS 輸出格式為 syn1588? 計(jì)時時鐘提供差分 125MHz 網(wǎng)絡(luò)時序 PTP 時鐘。使用網(wǎng)絡(luò)同步器中數(shù)字鎖相環(huán) (DPLL) 的內(nèi)置 DCO 功能，以數(shù)字方式調(diào)整 125MHz 頻率和相位。DPLL 的基準(zhǔn)輸入頻率配置為 10MHz 和 156.25MHz。10MHz 信號由 OCXO 或銣原子穩(wěn)定實(shí)驗(yàn)室基準(zhǔn)時鐘在外部生成，優(yōu)先于 156.25MHz 信號，后者是源自 10G 以太網(wǎng)收發(fā)器的 PHY 恢復(fù)時鐘頻率。

156.25MHz 恢復(fù) PHY 時鐘信號從 PCS 模塊中提取，并以 LVDS 格式提供給 LMK5XXXXXS1 的 DPLL 基準(zhǔn)輸入。如果提供時間信息的 PTP 器件能夠?yàn)?SyncE 提供足夠穩(wěn)定的載波頻率，則選擇 156.25MHz 時鐘作為 LMK5XXXXXS1 內(nèi) PTP DPLL 的主基準(zhǔn)。

圖 1-2 提供了 LMK5XXXXXS1 配置的方框圖?？梢允褂?LMK5XXXXXS1 的相應(yīng) TICS Pro 配置文件測試網(wǎng)絡(luò)同步器的數(shù)字頻率調(diào)整以及輸入和輸出時鐘配置?？梢允褂?TICS Pro 軟件直觀地呈現(xiàn) LMK5XXXXXS1 的寄存器配置，如圖 1-4 所示。

圖 1-2 LMK5XXXXXS1 輸入和輸出時鐘配置概述

根據(jù) IEEE-1588 PTP 的要求，為 DPLL 環(huán)路啟用 DCO，以對輸出時鐘進(jìn)行相位和頻率調(diào)制。所需頻率步長的頻率精度為萬億分之一 (ppt)。描述 DPLL2 和 APLL2 之間互連的更詳細(xì)概述如圖 1-3 所示。DPLL2 和 APLL2 的 TICS Pro 配置如圖 1-4 所示。

圖 1-3 LMK5XXXXXS1 中 DPLL 和 APLL 方框圖

圖 1-4 DPLL 配置

出于合規(guī)性測試目的，在 LVDS 模式下只啟用一個差分輸出端口 OUT7，如圖 1-5 所示。網(wǎng)絡(luò)同步器器件參數(shù)在器件啟動時通過 SPI 或 I2C 加載到控制寄存器中。

圖 1-5 頻率輸出配置