使用標(biāo)準(zhǔn)軟件工具鏈，可以輕松將 syn1588? IP 內(nèi)核移植到 FPGA 器件。編譯設(shè)計的時序報告顯示，內(nèi)部 syn1588? ToD 時鐘可以在高達(dá) 250MHz 的系統(tǒng)頻率下運行。選擇 125MHz 作為首次實現(xiàn)的頻率，因為該頻率是 ToD 實現(xiàn)方案的常用頻率。通過將 LMK5XXXXXS1 中的輸出分頻器設(shè)置減少 2，或通過 Arria? 10 FPGA 中的內(nèi)部 PLL 將 125MHz 時鐘增加一倍，可將 125MHz 網(wǎng)絡(luò)時序 PTP 時鐘提高到 250MHz。將頻率提高到 250MHz 可以提高 PTP 時鐘的分辨率和時間戳的分辨率，而不會引入任何明顯的抖動。

以下列表摘自 FPGA Fitter 報告，顯示了帶有兩個 10G 以太網(wǎng)端口并完全支持 PTP 的 FPGA 設(shè)計的資源利用率。對于此實現(xiàn)，將第二對 PCS PMA 模塊實例化，并連接一個 XMAC IP 內(nèi)核。第二個 10G 以太網(wǎng)端口需要一對獨立的數(shù)據(jù)包掃描引擎，而以太網(wǎng)端口則共享 syn1588? 硬件 ToD 時鐘，該時鐘通過兩個額外的時間戳寄存器進(jìn)行擴(kuò)展。

• Fitter 狀態(tài)：成功 - 2021 年 12 月 14 日 13:37:50 周二
• Quartus Prime 版本：21.3.0 內(nèi)部版本 170，2021 年 9 月 23 日
• 系列：Arria 10 器件：10AS066K3F40E2SG
• 最終邏輯利用率（以 ALM 為單位）：33,223/251,680 (13%)
• 寄存器總數(shù)：55308 引腳總數(shù)：464/864 (54%)
• 塊存儲器總位數(shù)：5,402,112/43,642,880 (12%)
• 總 RAM 塊數(shù)：364/2,131 (17%)
• 總 DSP 塊數(shù)：0/1,687 (0%)
• HSSI RX 通道總數(shù)：2/36 (6%)
• HSSI TX 通道總數(shù)：2/36 (6%)
• PLL 總數(shù)：10/80 (13%)