1 硬件架構

該軟件采用 syn1588? PTP 技術進行設置，并移植到 Intel? Arria? 10 SoC FPGA (10AS066K3F40E2SG) 上。選擇 terasIC 提供的商用 HAN Pilot 平臺是為了更大程度地減少該項目的總體設計工作量。完整的 FPGA 和時鐘（使用單個 10G 以太網端口）方框圖如圖 1-1 所示。對于 10G 以太網接口端口，相應的硬 IP 內核（PMA、PCS）也要進行相應的配置。Oregano Systems 開發(fā)的 MAC IP 內核與 32 位寬 XGMII 接口相連。PTP IP 內核包含 PTP ToD 時鐘以及一組用于搜索 PTP 事件報文的數(shù)據(jù)包掃描引擎。為了顧及不同的網絡通信協(xié)議（Layer 2、IPv4、IPv6 VLAN 等），用戶可以使用相應的模式和掩碼 RAM 塊對掃描引擎進行配置。所有單元和模塊都通過 AXI 總線接口連接到嵌入式 ARM CPU。

圖 1-1 Arria? 10 FPGA 和基于 syn1588? IP 內核和 MAC 的時鐘系統(tǒng)方框圖

將 Oregano syn1588? 技術移植到 Arria? 10 FPGA 之后，syn1588? 技術的硬件和軟件均得到增強，以使用數(shù)字可調網絡同步器 (LMK5XXXXXS1)。Arria? 10 SoC FPGA 提供的標準 SPI 端口用于與 LMK5XXXXXS1 建立雙向通信，以進行配置、狀態(tài)監(jiān)控并通過數(shù)控振蕩器 (DCO) 進行相位和頻率調優(yōu)。