雷達(dá)硬件加速器

雷達(dá)硬件加速器模塊能夠進(jìn)行 FMCW 雷達(dá)信號(hào)處理中的某些常用計(jì)算，從而減輕 R4F 處理器的負(fù)擔(dān)。FMCW 雷達(dá)信號(hào)處理涉及使用 FFT 和對(duì)數(shù)幅度計(jì)算，從而獲得含距離、速度和角度維度的雷達(dá)圖像。FMCW 雷達(dá)信號(hào)處理中的一些常用功能能夠在雷達(dá)硬件加速器內(nèi)執(zhí)行，而與集群或物體跟蹤有關(guān)的專有算法在 R4F 處理器中進(jìn)行。

雷達(dá)硬件加速器的主要特性為：

• 快速 FFT 計(jì)算，具有可編程大?。? 的冪），最大為 1,024 點(diǎn)復(fù)數(shù) FFT。
• 24 位（每個(gè)用于 I 和 Q）的內(nèi)部 FFT 位寬可確保良好的信號(hào)與量化噪聲比 (SQNR) 性能，在每個(gè)基數(shù) 2 階段具有完全可編程的蝶式縮放，可實(shí)現(xiàn)用戶靈活性。
• 用于進(jìn)行簡單前置 FFT 處理的內(nèi)置功能：可編程窗口、基本二進(jìn)制相位調(diào)制 (BPM) 去除和干擾消除。
• 幅度（絕對(duì)值）和對(duì)數(shù)幅度計(jì)算功能。
• 靈活的數(shù)據(jù)流和數(shù)據(jù)樣本排列，能夠支持高效的多維 FFT 運(yùn)算并根據(jù)需要轉(zhuǎn)置訪問。
• 通過鏈接和循環(huán)機(jī)制對(duì)一組加速器操作進(jìn)行排序，最大限度地減小來自主處理器的干預(yù)。
• 恒虛警率-單元平均 (CFAR-CA) 檢測(cè)器，支持線性和對(duì)數(shù)模式。
• 各種各樣的其他功能：FFT 拼接（高達(dá) 4k FFT）、慢離散傅里葉變換 (DFT) 和復(fù)矢量乘法功能

圖 2 所示的雷達(dá)硬件加速器包括四個(gè)存儲(chǔ)器（每個(gè) 16KB），用于將輸入數(shù)據(jù)發(fā)送到其中并從主加速器引擎接收輸出數(shù)據(jù)。這些存儲(chǔ)器稱為雷達(dá)硬件加速器的“本地存儲(chǔ)器”，不同于上一節(jié)所描述的 576KB 總 RAM。

一般數(shù)據(jù)流是直接存儲(chǔ)器存取 (DMA) 模塊將樣本（例如 FFT 輸入樣本）帶入雷達(dá)硬件加速器的本地存儲(chǔ)器，

以使主加速器引擎能夠訪問和處理這些樣本。加速器完成處理后，DMA 模塊從這些本地存儲(chǔ)器中讀取輸出樣本，然后將它們存回雷達(dá)數(shù)據(jù)存儲(chǔ)器或 R4F 數(shù)據(jù) RAM 中以供 R4F 處理器進(jìn)一步處理。圖 2 中所示紅色箭頭表示執(zhí)行 FFT 和其他處理步驟時(shí)數(shù)據(jù)往返于雷達(dá)數(shù)據(jù)立方體存儲(chǔ)器以及進(jìn)出本地存儲(chǔ)器的移動(dòng)方向。

雷達(dá)硬件加速器內(nèi)部設(shè)置四個(gè)獨(dú)立 16KB 存儲(chǔ)器，其目的是針對(duì)輸入和輸出啟用“乒乓”機(jī)制，使 DMA 寫入（和讀取）操作能與加速器的主要計(jì)算處理操作并行執(zhí)行。四個(gè)存儲(chǔ)器的存在使得這種并行機(jī)制成為可能。

有兩種類型的寄存器配置雷達(dá)硬件加速器操作：“參數(shù)集”和靜態(tài)（公共）寄存器。參數(shù)集可實(shí)現(xiàn)對(duì)完整加速器操作序列的預(yù)編程（具有適當(dāng)?shù)脑春湍繕?biāo)存儲(chǔ)器地址以及針對(duì)該序列中每項(xiàng)操作而指定的其他配置），使加速器能夠以最少量的 R4F 處理器干預(yù)執(zhí)行這些操作。內(nèi)置于加速器的狀態(tài)機(jī)一次處理一個(gè)參數(shù)集配置的加載，并對(duì)預(yù)編程操作進(jìn)行排序，因而 R4F 處理器不會(huì)頻繁中斷。

雷達(dá)硬件加速器的工作時(shí)鐘頻率為 200MHz。根據(jù)加速器引擎的內(nèi)部架構(gòu)，在初始延遲之后可實(shí)現(xiàn) 200MSPS 的穩(wěn)態(tài) FFT 吞吐量：每個(gè)時(shí)鐘周期一個(gè) FFT 輸入和一個(gè) FFT 輸出。IWR1443 技術(shù)參考手冊(cè)提供了有關(guān)加速器功能和使用過程的詳細(xì)信息。