在每個輸出端的負載電容為 2pF 的情況下，按照 節(jié) 2 中所述的程序提取電路板布局參數(shù)，并在 Hyperlynx 中運行信號完整性仿真。使用此電路板收集的測量結果以及與基于仿真結果的預測值的比較如下所示。

從 表 4-1 中顯示的結果可以看出，布線拓撲幾乎不會影響抖動性能。請注意，抖動測量是用包含內(nèi)部 50Ω 終端的相位噪聲分析儀進行的，與高阻抗純電容負載相比，它可以減少在接收器處測得的反射。仿真測量結果的上升/下降時間趨勢與實驗室測量結果密切相關。圖 4-2 中 x 軸的布線編號與 表 4-1 中使用的編號方案和 圖 4-1 上的標簽相對應。隨著布線扇出的增加，仿真結果的耦合度與實驗室測量結果相比降低。這主要是因為未在測試設置中對 SMA 適配器、電纜和探頭的寄生電容進行建模。根據(jù)實驗室測量結果與仿真數(shù)據(jù)之間的相關性，預計仿真上升/下降時間結果與實際測量結果的裕度在 ±25% 的范圍內(nèi)。此裕度考慮了器件間差異、影響寄生電容和特性布線阻抗的 PCB 覆銅厚度制造容差以及其他環(huán)境因素?？偠灾?，驅(qū)動多個負載時，系統(tǒng)設計人員可以放心地使用 IBIS 仿真為不同布線方案估算時鐘信號的上升/下降時間和信號完整性。

在所有布線拓撲中，當負載為 2pF 時，輸出振幅保持軌到軌的規(guī)定范圍內(nèi)，但會隨著負載數(shù)量或總負載電容的增加而降低。在仿真和實際實驗室測量中，在負載附近進行拆分（星型線路拓撲）布線可實現(xiàn)更好的性能。