在 AFE77xx 集成式收發(fā)器中，可使用外部 GPIO 于 TDD 期間切換發(fā)送器、反饋和接收器的待機(jī)和工作模式。進(jìn)行 TDD 切換有兩方面的目的：

1. 在必要的時(shí)段只激活必要的塊，并將不必要的塊置于待機(jī)模式，以減少器件的整體功耗。例如，在 DL 時(shí)段，AFE77xx 中的流量接收器可置于待機(jī)模式。而在 UL 時(shí)段，流量發(fā)送器和 FB 接收器可置于待機(jī)模式。TI 將各塊的喚醒和待機(jī)時(shí)間設(shè)計(jì)在 2μs 之內(nèi)，短于各種 TDD 情況下的典型保護(hù)頻帶。
2. 在 JESD204B/C 串行鏈路中，流量接收器和 FB 接收器均有有效的 SERDES 發(fā)送器通道（STX1 到 STX8），時(shí)間段中可共享 STX 通道，以減少高速 SERDES 端口的整體使用情況。這樣可減少系統(tǒng)整體成本，因?yàn)榭蓽p少所需 SERDES 通道的數(shù)量。

表 5-1 所示為 AFE77xx 在 TDD 模式下使用的外部 GPIO。共有 5 個(gè) GPIO 用于在下行鏈路和上行鏈路 TDD 模式之間進(jìn)行切換：TXEN1、TXEN2、RXEN1、RXEN2 和 1FBEN。

對(duì) TDD GPIO 的控制并不相互排斥，因此上行鏈路和下行鏈路模式可以同時(shí)處于待機(jī)或工作狀態(tài)。例如，在一些特殊應(yīng)用場(chǎng)合，整體流量很少（例如在遠(yuǎn)程區(qū)域的夜間時(shí)段，無(wú)線電的一些通道可置于節(jié)能模式）。

在減少 SERDES 高速端口整體數(shù)量方面，F(xiàn)B 和 RX ADC 可以分時(shí)使用 SERDES 通道，從而有效減少在 FPGA 和 AFE77xx 中使用的 SERDES 資源。SERDES 通道上的信息可根據(jù) RXEN1/RXEN2 和 1FBEN GPIO 的狀態(tài)在反饋 ADC 和接收器 ADC 之間動(dòng)態(tài)切換。表 5-2 對(duì)此進(jìn)行了總結(jié)。