ZHCSXO2 December 2024 LMX1205
ADVANCE INFORMATION
LOGICLK_DIV_PRE 分頻器、LOGICLK_DIV 和 LOGICLK2_DIV 分頻器用于 LOGICLK 輸出。必須使用 LOGICLK_DIV_PRE 分頻器進行分頻,以確保 LOGICLK_DIV 分頻器的輸入為 3.2GHz 或更低。LOGICLK2_DIV 是一個附加分頻器,用于生成 LOGICLKOUT1 輸出。當 LOGICLK_DIV 不是偶數(shù)且未被旁路時,占空比將不是 50%。所有 LOGICLK 分頻器均通過 SYNC 功能進行同步,從而在多個器件之間實現(xiàn)同步。
fCLKIN (MHz) | LOGICLK_DIV_PRE | LOGICLK_DIV | LOGICLK2_DIV | LOGICLKOUT0 總分頻范圍 | LOGICLKOUT1 總分頻范圍 |
---|---|---|---|---|---|
fCLKIN ≤ 3.2GHz | ÷1、2、4 | ÷1、2、3、…1023 | ÷1、2、4、8 | [1、2、...1023][2、4、...2046][4、8、...4092] | [1、2、...32736] |
3.2GHz < fCLKIN ≤ 6.4GHz | ÷2、4 | ÷1、2、3、…1023 | ÷1、2、4、8 | [2、4、...2046][4、8、...4092] | [2、4、...32736] |
fCLKIN > 6.4GHz | ÷4 | 1、2、3、…1023 | ÷1、2、4、8 | [4、8、...4092] | [4、8、...32736] |