ZHCSXO2 December 2024 LMX1205
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 詳細說明
- 7 寄存器映射
- 8 應用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RHA|40
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RHA|40
訂購信息
6.3.6.1.3 SYSREF 頻率和延遲生成
對于發(fā)生器模式下 SYSREF 輸出的頻率，必須使用 SYSREF_DIV_PRE 分頻器來確保 SYSREF_DIV 分頻器的輸入不超過 3.2GHz。
表 6-11 SYSREF_DIV_PRE 設(shè)置
| fCLKIN | SYSREF_DIV_PRE | 總 SYSREF 分頻范圍 |
|---|---|---|
| 3.2GHz 或更低 | ÷1、2 或 4 | ÷2、3、4、...16380 |
| 3.2GHz < fCLKIN ≤ 6.4GHz | ÷2 或 4 | ÷4、6、8、… 16380 |
| fCLKIN > 6.4GHz | ÷4 | ÷8、12、16、… 16380 |
對于延遲，輸入時鐘頻率除以 SYSREF_DLY_DIV 以生成 fINTERPOLATOR。其范圍受限，如表 6-12 所示。另請注意，當 SYSREF_DLY_BYP = 1（延遲發(fā)生器已啟動）且 SYSREF_MODE = 0 或 1（發(fā)生器模式）時，SYSREF 輸出頻率必須是相位內(nèi)插器頻率的倍數(shù)。
fINTERPOLATOR % fSYSREF = 0.
表 6-12 SYSREF 延遲設(shè)置
| fCLKIN | SYSREF_DLY_DIV | SYSREF_DLY_SCALE | fINTERPOLATOR |
|---|---|---|---|
| 6.4GHz < fCLKIN ≤ 12.8GHz | 16 | 0 | 0.4GHz 至 0.8GHz |
| 3.2GHz < fCLKIN ≤ 6.4GHz | 8 | 0 | 0.4GHz 至 0.8GHz |
| 1.6GHz < fCLKIN ≤ 3.2GHz | 4 | 0 | 0.4GHz 至 0.8GHz |
| 0.8GHz < fCLKIN ≤ 1.6GHz | 2 | 0 | 0.4GHz 至 0.8GHz |
| 0.4GHz < fCLKIN ≤ 0.8GHz | 2 | 1 | 0.2GHz 至 0.4GHz |
| 0.3GHz < fCLKIN ≤ 0.4GHz | 2 | 2 | 0.15GHz 至 0.2GHz |
最大延遲等于相位內(nèi)插器周期，并且有 4 × 127 = 508 個不同的延遲步長。根據(jù)方程式 2 來計算每個步長的大小。
方程式 2. DelayStepSize = 1 / ( fINTERPOLATOR × 508) = SYSREF_DLY_DIV / ( fCLKIN × 508)
根據(jù)方程式 3 來計算總延遲。
方程式 3. TotalDelay = DelayStepSize × StepNumber
表 6-13 展示了每個延遲的步數(shù)。
下表可用于對所需的延遲步數(shù)進行編程。表 6-13 步數(shù)的計算
| 步數(shù)范圍 | SYSREFx_DLY_PHASE | SYSREFx_DLY |
|---|---|---|
| 0 至 127 (127 - SYSREFx_DLY) | 0 | 127 至 0 |
| 127 至 254 (127 + SYSREFx_DLY) | 1 | 0 至 127 |
| 254 至 381 (381 - SYSREFx_DLY) | 3 | 127 至 0 |
| 381 至 508 (381 + SYSREFx_DLY) | 2 | 0 至 127 |
SYSREF_DLY_BYP 字段選擇 SYSREF 生成輸出和中繼器重定時模式中的延遲路徑。
下表顯示了在不同 SYSREF_MODE 和 SYSREF 分頻器設(shè)置下，SYSREF 延遲的不可用步數(shù)。
表 6-14 SYSREF 延遲不可用步數(shù)
| SYSREF_MODE | SYSREF_DIV_PRE | SYSREF_DIV | SYSREF_DLY_DIV | 不可用步數(shù) |
|---|---|---|---|---|
| 連續(xù)或脈沖模式 | 1 | 2 或 3 | 2 | 無效組合 |
| 4 | ||||
| 8 | ||||
| 16 | ||||
| 2 | 2 | 15 至 45 | ||
| 4 | 無效組合 | |||
| 8 | ||||
| 16 | ||||
| 4 | 2 | 10 至 45 | ||
| 4 | 140 至 175 | |||
| 8 | 無效組合 | |||
| 16 | ||||
| 1 | >= 4 | 2 | 10 至 45 | |
| 4 | 390 至 430 | |||
| 8 | 215 至 240 | |||
| 16 | 無效組合 | |||
| 2 | 2 | 265 至 300 | ||
| 4 | ||||
| 8 | 390 至 430 | |||
| 16 | 280 至 300 | |||
| 4 | 2 | 265 至 300 | ||
| 4 | ||||
| 8 | 140 至 175 | |||
| 16 | 390 至 430 | |||
| 中繼器重定時 | x | x | 2 | 20 至 50 |
| 4 | 145 至 180 | |||
| 8 | 85 至 125 | |||
| 16 | 120 至 160 |
圖中顯示了一個不可用延遲步數(shù)位置的示例，其中 SYSREF 上升沿位于相位內(nèi)插器上升沿附近。
圖 6-9 不可用的延遲步數(shù)表顯示了 SYSREF 輸出延遲步長，它隨相位內(nèi)插器頻率的變化而變化。
圖 6-10 SYSREF 延遲步長
圖 6-10 SYSREF 延遲步長