ZHCSXO2 December 2024 LMX1205
ADVANCE INFORMATION
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 引腳配置和功能
- 5 規(guī)格
- 6 詳細說明
- 7 寄存器映射
- 8 應用和實施
- 9 器件和文檔支持
- 10修訂歷史記錄
- 11機械、封裝和可訂購信息
6.3.6 SYSREF
SYSREF 允許生成符合 JESD204B/C 標準的低頻信號，該信號重新計時至主時鐘輸出或 LOGICLK 輸出。CLKOUT 和 SYSREF 輸出之間的延遲可通過軟件進行調整。SYSREF 輸出可使用內部 SYSREF 分頻器配置為發(fā)生器，也可配置為在 SYSREFREQ 引腳上復制信號的中繼器。主時鐘的 SYSREF 發(fā)生器與 LOGICLK 輸出的 SYSREF 發(fā)生器相同。
| SYSREF_MODE | 說明 |
|---|---|
| 0 | 發(fā)生器模式 內部發(fā)生器產生連續(xù)的 SYSREF 脈沖流。SYSREFREQ_INPUT 位設置用于通過 SYSREFREQ 引腳或來自通道的邏輯高電平對 SYSREF 分頻器進行門控，從而改善噪聲隔離，而不會中斷 SYSREF 分頻器的同步。必須為 SYSREFREQ 引腳輸入設置 SYSREFREQ_INPUT 位，或通過將位從 SYSREFREQ_INPUT[1] → 0 更改為 1 強制為高電平，才會產生 SYSREF 輸出。 |
| 1 | 脈沖發(fā)生器 內部發(fā)生器生成一個由 SYSREF_PULSE_CNT 設置的 1 至 16 個脈沖組成的脈沖群，其觸發(fā)條件是 SYSREFREQ 引腳的 SYSREFREQ_INPUT 設置為上升沿，或通過將 SYSREFREQ_INPUT[1] 位從 0 更改為 1 強制為高電平 |
| 2 | 中繼器模式 SYSREFREQ 引腳輸入旁路至 SYSREFOUT 輸出引腳。如果需要延遲，SYSREFREQ 引腳輸入會根據 SYSREF_DLY_BYP 字段重新計時至時鐘輸出，然后發(fā)送到 SYSREFOUT 輸出引腳。 |
| 3 | 中繼器重定時模式 SYSREFREQ 引腳輸入重新計時至時鐘輸入，然后根據 SYSREF_DLY_BYP 字段進行延遲，再發(fā)送到 SYSREFOUT 輸出引腳。 |
圖 6-4 發(fā)生器模式下的 SYSREF 電路功能方框圖
圖 6-5 脈沖發(fā)生器模式下的 SYSREF 電路功能方框圖
圖 6-6 中繼器模式下的 SYSREF 電路功能方框圖
圖 6-7 中繼器重定時模式下的 SYSREF 電路功能方框圖