4 引腳配置和功能

圖 4-1 RHA 封裝40 引腳 VQFN頂視圖

表 4-1 引腳功能

名稱	編號(hào)	類型⁽¹⁾	說(shuō)明
BIAS01	20	BYP	如果不使用倍頻器，可將該引腳保持?jǐn)嚅_(kāi)狀態(tài)。如果使用倍頻器，則使用 10nF 電容器將該引腳旁路至 GND，以實(shí)現(xiàn)出色的噪聲性能。
BIAS23	31	BYP	如果不使用倍頻器，可將該引腳保持?jǐn)嚅_(kāi)狀態(tài)。如果使用倍頻器，則使用 10μF 和 0.1μF 電容器將該引腳旁路至 GND，以實(shí)現(xiàn)出色的噪聲性能。
CLKIN_N	7	I	差分時(shí)鐘輸入對(duì)。每個(gè)引腳上內(nèi)部端接 50Ω。使用與輸入頻率相適應(yīng)的電容器（通常為 0.1μF 或更小）進(jìn)行交流耦合。如果使用單端輸入，則將輸入信號(hào)接入 CLKIN_N 引腳，并使用串聯(lián)交流耦合電容器和 50Ω 電阻器將未使用的 CLKIN_P 端接至 GND。
CLKIN_P	6	I
CLKOUT0_N	14	O	差分時(shí)鐘輸出對(duì)。每個(gè)引腳都是一個(gè)集電極開(kāi)路輸出，內(nèi)部集成了 50Ω 電阻，輸出擺幅可編程。需要交流耦合。此類引腳分別需要一個(gè) 100? 差分負(fù)載或 50? 負(fù)載。
CLKOUT0_P	15
CLKOUT1_N	18
CLKOUT1_P	19
CLKOUT2_N	32
CLKOUT2_P	33
CLKOUT3_N	36
CLKOUT3_P	37
CS#	10	I	SPI 芯片選擇。高阻抗 CMOS 輸入。接受高達(dá) 3.3V。此引腳需要串聯(lián) 200Ω 電阻器。
DAP	DAP	GND	將這些引腳接地。
GND	5、13、17、26、34、38	GND	將這些引腳接地。
LOGICLKOUT0_N	27	O	差分邏輯時(shí)鐘輸出對(duì)?？蛇x CML 或 LVDS 格式。LVDS 格式具有可編程共模電壓，CML 格式需要外部拉電阻。
LOGICLKOUT0_P	28	O
LOGISYSREFOUT_N/LOGICLKOUT1_N	23	O	差分邏輯時(shí)鐘輸出對(duì)?？蛇x CML 或 LVDS 格式。LVDS 格式具有可編程共模電壓，CML 格式需要外部拉電阻。
LOGISYSREFOUT_P/LOGICLKOUT1_P	24	O
MUXOUT	1	O	多路復(fù)用引腳串行數(shù)據(jù)回讀和倍頻器的鎖定狀態(tài)。
SCK	8	I	SPI 時(shí)鐘。高阻抗 CMOS 輸入。接受高達(dá) 3.3V。此引腳需要串聯(lián) 200Ω 電阻器。
SDI	9	I	SPI 數(shù)據(jù)輸入。高阻抗 CMOS 輸入。接受高達(dá) 3.3V。此引腳需要串聯(lián) 200Ω 電阻器。
SYSREFREQ_N	3	I	用于支持 JESD204B/C 的差分 SYSREF 請(qǐng)求輸入。每個(gè)引腳上內(nèi)部端接 50Ω。支持交流和直流耦合，可直接接受 1.2V 至 2V 的共模電壓。
SYSREFREQ_P	2	I
SYSREFOUT0_N	11	O	用于支持 JESD204B/C 的差分 SYSREF CML 輸出對(duì)。支持交流和直流耦合，可編程共模電壓為 0.5V 至 1.5V。此引腳需要一個(gè) 100? 差分負(fù)載。
SYSREFOUT0_P	12
SYSREFOUT1_N	21
SYSREFOUT1_P	22
SYSREFOUT2_N	29
SYSREFOUT2_P	30
SYSREFOUT3_N	39
SYSREFOUT3_P	40
VCC_CLKIN	4	PWR	連接到 2.5V 電源。建議在引腳附近并聯(lián)一個(gè)高頻分流電容（通常為 0.1μF 或更?。┖洼^大的電容（通常為 1μF 和 10μF）。
VCC_LOGICLK	25
VCC01	16
VCC23	35

(1) BYP = 旁路；GND = 接地；I = 輸入；O = 輸出；PWR = 電源