ZHCAAD4C June 2021 – November 2021 CD4052B , TS3A225E , TS3A44159
- 商標(biāo)
- 1引言
- 2半導(dǎo)體開(kāi)關(guān)
- 3信號(hào)開(kāi)關(guān)基本結(jié)構(gòu)
- 4數(shù)字開(kāi)關(guān)應(yīng)用中的關(guān)鍵問(wèn)題
- 5信號(hào)開(kāi)關(guān)系列
- 6應(yīng)用
- 7結(jié)論
- 8參考文獻(xiàn)
- 9修訂歷史記錄
-
A 測(cè)試測(cè)量電路
- A.1 ron 測(cè)量設(shè)置
- A.2 VO 和 VI 特性的測(cè)量設(shè)置
- A.3 電壓-時(shí)間波形測(cè)量（開(kāi)關(guān)開(kāi)啟）
- A.4 電壓-時(shí)間波形測(cè)量（開(kāi)關(guān)關(guān)斷）
- A.5 輸出偏斜測(cè)量
- A.6 下沖測(cè)量的仿真設(shè)置
- A.7 用于衰減測(cè)量的實(shí)驗(yàn)室設(shè)置
- A.8 用于關(guān)斷隔離測(cè)量的實(shí)驗(yàn)室設(shè)置
- A.9 用于串?dāng)_測(cè)量的實(shí)驗(yàn)室設(shè)置
3.2 NMOS/PMOS 并聯(lián)開(kāi)關(guān)
NMOS/PMOS 并聯(lián)開(kāi)關(guān)由一個(gè) n 通道傳輸晶體管和一個(gè) p 通道傳輸晶體管并聯(lián)組成。圖 3-3 示出了 NMOS/PMOS 并聯(lián)開(kāi)關(guān)的基本結(jié)構(gòu)。在 n 通道 MOSFET 中，當(dāng)漏極電壓低于 VG – VT 時(shí)，源漏電阻較低，其中 VG 為柵極電壓。在 p 通道 MOSFET 中，當(dāng)源極電壓高于 VT + VG 時(shí)，源漏電阻較低。通過(guò) n 通道和 p 通道傳輸晶體管的并聯(lián)組合，可在 0V 至 VG 的整個(gè)輸入電壓范圍內(nèi)降低源漏電阻或通道電阻。當(dāng) OE 較低時(shí)，NMOS/PMOS 并聯(lián)開(kāi)關(guān)中的 VG 為 VCC，0V 至 VCC 范圍內(nèi)的信號(hào)可通過(guò)此開(kāi)關(guān)。圖 3-4 示出了典型 NMOS/PMOS 并聯(lián)開(kāi)關(guān)的 ron 和 VI 特性曲線的一般形狀，以及 NMOS 和 PMOS 特性。ron 和 VI 曲線的形狀因 NMOS 和 PMOS 的結(jié)構(gòu)而異。NMOS/PMOS 并聯(lián)開(kāi)關(guān)的缺點(diǎn)是輸入和輸出電容會(huì)因組合晶體管額外的源極和漏極面積而增加。
圖 3-3 NMOS/PMOS 并聯(lián)開(kāi)關(guān)的基本結(jié)構(gòu)
圖 3-4 典型 NMOS/PMOS 并聯(lián)開(kāi)關(guān)的 ron 和 VI 特性 (VCC = 5V)