ZHCAE37A December 2019 – June 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
3.2.2 布線規(guī)格
這些參數(shù)僅供參考，旨在使設(shè)計(jì)在仿真之前接近成功。為了確保 PCB 設(shè)計(jì)滿足所有要求，需要對設(shè)計(jì)進(jìn)行仿真并將這些結(jié)果與節(jié) 4中定義的仿真結(jié)果進(jìn)行比較。
表 3-7 DP 布線規(guī)格
| 參數(shù) | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|
| DP 運(yùn)行速度 | 4.05 (1) | GHz | ||
| DP 信號布線長度 | 4000 (2) | Mil | ||
| DP 差分對延遲差 | 1 | ps | ||
| DP 通道延遲差 （示例 DP_TX0 至 DP_TX1） |
1250 | ps | ||
| DP 差分阻抗 | 90 | 100 | 110 | Ω |
| DP 布線上允許的殘樁數(shù) | 0 | 個(gè)殘樁 | ||
| 每條 DP 引線上的過孔數(shù) | 2 | 個(gè)過孔 | ||
| 過孔殘樁長度 (3) | 20 | Mil | ||
| PCIe 差分對與任何其他引線之間的間距 | 2×DS (4) |
(1) 如需了解受支持的數(shù)據(jù)速率，請參閱特定于器件的數(shù)據(jù)手冊。
(2) 最大值基于保守的信號完整性方法。僅當(dāng)詳細(xì)信號完整性分析確認(rèn)運(yùn)行和預(yù)期一致時(shí)，才能擴(kuò)展該值。
(3) 在較高數(shù)據(jù)速率下運(yùn)行時(shí)，可能需要過孔殘樁控制。
(4) DS = 引線的差分間距，SoC 封裝 BGA 區(qū)域可能存在例外情況。
由于焊盤寬度增加，元件焊盤會(huì)產(chǎn)生阻抗不連續(xù)性。為了最大限度地減小阻抗不連續(xù)性，在元件焊盤下方的參考平面中形成空隙。圖 3-6 提供了一個(gè)布局示例，說明“切割 GND”概念。在 TDR 圖和仿真結(jié)果中可以看到參考平面空隙的前后影響。
圖 3-6 示例“切割 GND”布局