ZHCAA38E August 2021 – January 2023 TMS320F280021 , TMS320F280021-Q1 , TMS320F280023 , TMS320F280023-Q1 , TMS320F280023C , TMS320F280025 , TMS320F280025-Q1 , TMS320F280025C , TMS320F280025C-Q1 , TMS320F280033 , TMS320F280034 , TMS320F280034-Q1 , TMS320F280036-Q1 , TMS320F280036C-Q1 , TMS320F280037 , TMS320F280037-Q1 , TMS320F280037C , TMS320F280037C-Q1 , TMS320F280038-Q1 , TMS320F280038C-Q1 , TMS320F280039 , TMS320F280039-Q1 , TMS320F280039C , TMS320F280039C-Q1 , TMS320F280040-Q1 , TMS320F280040C-Q1 , TMS320F280041 , TMS320F280041-Q1 , TMS320F280041C , TMS320F280041C-Q1 , TMS320F280045 , TMS320F280048-Q1 , TMS320F280048C-Q1 , TMS320F280049 , TMS320F280049-Q1 , TMS320F280049C , TMS320F280049C-Q1 , TMS320F28384D , TMS320F28384S , TMS320F28386D , TMS320F28386S , TMS320F28388D , TMS320F28388S , TMS320F28P650DH , TMS320F28P650DK , TMS320F28P650SH , TMS320F28P650SK , TMS320F28P659DH-Q1 , TMS320F28P659DK-Q1 , TMS320F28P659SH-Q1
5.1.3 硬件控制
- 測試條件
器件 1 發(fā)送數(shù)據(jù) -> 器件 2 在接收數(shù)據(jù)時還使用硬件通道將數(shù)據(jù)傳回器件 1 -> 器件 1 接收返回的數(shù)據(jù)，CPU 驗證它是否與最初發(fā)送的 TX 數(shù)據(jù)匹配。
- 測試案例
8 個字的數(shù)據(jù)長度，2 條數(shù)據(jù)線，TXCLK = 30MHz，啟用設置 ④（表 5-1）。
在此測試中，數(shù)據(jù)包在由器件 2 接收的同時，也會使用直通 Tx 通道發(fā)送出去。盡管器件 2 會驗證數(shù)據(jù)包是否存在錯誤，但與其他傳輸模式不同，這些錯誤不會阻止數(shù)據(jù)包傳遞到器件 1。
圖 5-5 使用硬件控制的 FSI 通信在測試中，當通信期間發(fā)生特定事件時，會在軟件內(nèi)翻轉(zhuǎn) GPIO，并使用示波器對其進行測量以獲取相應的時序數(shù)據(jù)。在#GUID-C494C962-27E1-427E-99E7-071BDCC50D08 中，黃色信號表示器件 1（主控器件）的 GPIO 翻轉(zhuǎn)，品紅色信號表示器件 2（節(jié)點器件）的 GPIO 翻轉(zhuǎn)。根據(jù)GUID-B94A2134-E2F2-4742-A0D2-A5DA9BED9538.html#EQUATION-BLOCK_LRC_5FS_SQB 中的計算，在兩條數(shù)據(jù)線上以 30MHz 發(fā)送 8 個字所花費的理論傳輸時間為 1.6μs。因此，主控器件上發(fā)送和接收之間的理論間隔時間也等于 1.6μs（假設不存在有線傳輸延遲），這是因為硬件控制模式會運用 FSI 的直通 Rx TDM 特性，除了傳輸延遲之外沒有任何延遲。但是，在測試中觀察到的 1.95μs 值包括了翻轉(zhuǎn) GPIO 所花費的時間、隔離器引入的延遲、收發(fā)器、硬件和電纜中的信號傳播延遲等。
表 5-4 中給出了更多測試結(jié)果，用于比較使用 CPU 控制、DMA 控制和硬件控制的 FSI。在 FSI 數(shù)據(jù)幀結(jié)構中固定了開銷位的情況下，使用更大的數(shù)據(jù)長度來最大限度地提高有效數(shù)據(jù)吞吐量是有益的。
| FSITXCLK (MHz) | 數(shù)據(jù)線路數(shù) | 數(shù)據(jù)長度（16 位字） | 傳輸時間 (μs) #T5807283-24 | 緩沖區(qū)數(shù)據(jù)移動時間 (μs) #T5807283-24 | 理論傳輸速度 (Mbps) #T5807283-25 | 測試傳輸速度 (Mbps) | |
|---|---|---|---|---|---|---|---|
| CPU 控件 | 50 | 2 | 8 | 1.4 | 4.9 | 175 | 120 |
| 50 | 2 | 16 | 2.1 | 8.3 | 185 | 141 | |
| 50 | 1 | 8 | 2.1 | 4.9 | 100 | 80 | |
| 10 | 1 | 8 | 8.9 | 4.9 | 20 | 18.9 | |
| DMA 控件 | 50 | 2 | 8 | 1.9 | / | / | |
| 50 | 2 | 16 | 3.0 | / | / | ||
| 50 | 1 | 8 | 2.6 | / | / | ||
| 10 | 1 | 8 | 9.3 | / | / | ||
| 硬件控制 | 30 | 2 |
8 |
1.95 | / | / | |
| 30 | 2 | 16 | 3.05 | / | / | ||
| 12 | 1 | 8 | 7.3 | / | / | ||
在某些情況下，F(xiàn)SI 通信可能需要一些額外的穩(wěn)健性和抗噪性，因此，還測試了較低的時鐘頻率。FSI 協(xié)議旨在僅在發(fā)生數(shù)據(jù)交換時進行通信。這有助于降低系統(tǒng)中的功耗和總體 EMI。此外，較低的 FSI 時鐘頻率和半雙工通信可以提高整體系統(tǒng)級 EMI 性能，同時在相同的工作頻率下繼續(xù)提供比通用串行端口更高的吞吐量。通常，對于板對板連接，最好為每個信號使用一條雙絞線或屏蔽線，而板載 FSI 信號布線長度應匹配，并且在布局中要格外小心，以增強抗噪性能。
在執(zhí)行的測試中，在 TMDSFSIADAPEVM 板上使用了隔離和差分收發(fā)器器件，這可能會導致通道間的信號偏斜。在利用這些相同或相似器件和/或不同的信號布線長度的實際應用中，F(xiàn)SI 接收器模塊內(nèi)的集成偏斜補償塊可用于管理時鐘信號和數(shù)據(jù)信號之間可能發(fā)生的信號偏斜。有關該主題的更多信息，請參閱快速串行接口 (FSI) 偏斜補償。