• 測(cè)試條件

  器件 1 發(fā)送數(shù)據(jù) -> 器件 2 接收數(shù)據(jù) -> 器件 2 CPU 將 RX 數(shù)據(jù)移至 TX 緩沖區(qū)和寄存器 -> 器件 2 通過(guò)將接收到的數(shù)據(jù)轉(zhuǎn)發(fā)回至器件 1 的軟件觸發(fā) FSI TX -> 器件 1 接收返回的數(shù)據(jù)，CPU 驗(yàn)證這些數(shù)據(jù)是否與最初發(fā)送的 TX 數(shù)據(jù)相匹配。

• 測(cè)試案例

  8 個(gè)字的數(shù)據(jù)長(zhǎng)度，2 條數(shù)據(jù)線，TXCLK = 50MHz，啟用設(shè)置 ①（表 5-1）。

在測(cè)試中，當(dāng)通信期間發(fā)生特定事件時(shí)，會(huì)在軟件內(nèi)翻轉(zhuǎn)通用輸入/輸出 (GPIO)，并使用示波器對(duì)其進(jìn)行測(cè)量以獲取相應(yīng)的時(shí)序數(shù)據(jù)。在#ID-7CD0D2B9-E0CF-4048-E67C-7DA3F4712D86中，綠色信號(hào)表示器件 1（主控器件）的 GPIO 翻轉(zhuǎn)，品紅色信號(hào)表示器件 2（節(jié)點(diǎn)器件）的 GPIO 翻轉(zhuǎn)。

根據(jù)#ID-7CD0D2B9-E0CF-4048-E67C-7DA3F4712D86中所示的結(jié)果，獲取的數(shù)據(jù)傳輸時(shí)間大約為 1.4μs。為了計(jì)算傳輸速度，應(yīng)考慮總數(shù)據(jù)長(zhǎng)度。表 5-2 顯示了數(shù)據(jù)幀的通用結(jié)構(gòu)，該結(jié)構(gòu)可以分為兩部分：有效數(shù)據(jù)位和開(kāi)銷位。

• 有效數(shù)據(jù)位：包括 8 位用戶數(shù)據(jù)、16 位數(shù)據(jù)字和 8 位 CRC 字段
• 開(kāi)銷位：包括前同步碼、SOF、幀類型、EOF 和后同步碼字段

因此，理論上可以得出 8 個(gè)字的理想傳輸時(shí)間，如表 5-3中所示。

應(yīng)該注意的是，兩條數(shù)據(jù)線僅適用于有效數(shù)據(jù)位，因此一個(gè) FSITXCLK 周期提供 4 個(gè)有效數(shù)據(jù)位，而一個(gè) FSITXCLK 周期僅提供 2 個(gè)開(kāi)銷位。因此，8 個(gè)數(shù)據(jù)字需要 48 個(gè) FSITXCLK 周期，從而可以計(jì)算出傳輸時(shí)間，如#EQUATION-BLOCK_LRC_5FS_SQB中所示。

因此，理論傳輸速度為 175Mbps（168/0.96μs），而測(cè)試速度為 120Mbps，傳輸時(shí)間為 1.4μs，這是由于測(cè)試的傳輸時(shí)間包括進(jìn)入 ISR（用于翻轉(zhuǎn) IO 引腳）以及隔離器、收發(fā)器、電纜等引入的延遲。如果改為一條數(shù)據(jù)線，則理論傳輸速度為 100Mbps，而測(cè)試速度為 80Mbps，傳輸時(shí)間為 2.1μs。

#ID-7CD0D2B9-E0CF-4048-E67C-7DA3F4712D86的另一個(gè)發(fā)現(xiàn)是，使用 FSI driverLib 函數(shù)在節(jié)點(diǎn)器件中將數(shù)據(jù)從 FSIRX 緩沖區(qū)移至 FSITX 緩沖區(qū)需要一些時(shí)間，該時(shí)間大約為 4.9μs。這將是區(qū)分后續(xù)部分所示 DMA 控制和硬件控制的關(guān)鍵因素。