ZHCSQC1E June 2022 – April 2025 ADC12DJ5200-EP
PRODUCTION DATA
器件的器件時(shí)鐘（采樣時(shí)鐘）輸入路徑上包含一個(gè)稱(chēng)為 tAD 調(diào)整的延遲調(diào)整，可用于移動(dòng)器件內(nèi)的采樣實(shí)例，以便在多個(gè)器件之間對(duì)齊采樣實(shí)例或用于多個(gè)器件的外部交錯(cuò)。此外，tAD 調(diào)整可用于自動(dòng) SYSREF 校準(zhǔn)以簡(jiǎn)化同步；請(qǐng)參閱自動(dòng) SYSREF 校準(zhǔn)部分。孔徑延遲調(diào)節(jié)的實(shí)現(xiàn)方式不會(huì)向時(shí)鐘路徑添加額外的噪聲，但由于內(nèi)部時(shí)鐘路徑衰減，在 TAD_COARSE 為較大值時(shí)可能會(huì)略微減少孔徑抖動(dòng) (tAJ)?？讖蕉秳?dòng)的減少可以導(dǎo)致高輸入頻率下 SNR 略有下降（請(qǐng)參閱開(kāi)關(guān)特性表中的 tAJ）。使用 DEVCLK 時(shí)序調(diào)整斜坡控制寄存器中的 TAD_INV、TAD_COARSE 和 TAD_FINE 對(duì)此特性進(jìn)行編程。設(shè)置 TAD_INV 會(huì)使輸入時(shí)鐘反相，從而產(chǎn)生等于時(shí)鐘周期一半的延遲。表 6-5 總結(jié)了 TAD_COARSE 和 TAD_FINE 可變模擬延遲的步長(zhǎng)和范圍。所有三個(gè)延遲選項(xiàng)都是獨(dú)立的，可結(jié)合使用。器件內(nèi)的所有時(shí)鐘都按照設(shè)定的 tAD 調(diào)整量進(jìn)行移位，這會(huì)導(dǎo)致 JESD204C 串行輸出的時(shí)序移位并影響 SYSREF 的采集。
| 調(diào)整參數(shù) | 調(diào)整步長(zhǎng) | 延遲設(shè)置 | 最大延遲 |
|---|---|---|---|
| TAD_INV | 1 / (fCLK × 2) | 1 | 1 / (fCLK × 2) |
| TAD_COARSE | 請(qǐng)參閱開(kāi)關(guān)特性表中的 tTAD(STEP) | 256 | 請(qǐng)參閱開(kāi)關(guān)特性表中的 tTAD(MAX) |
| TAD_FINE | 請(qǐng)參閱開(kāi)關(guān)特性表中的 tTAD(STEP) | 256 | 請(qǐng)參閱開(kāi)關(guān)特性表中的 tTAD(MAX) |
為了保持轉(zhuǎn)換器之間的時(shí)序?qū)R，必須提供穩(wěn)定且匹配的電源電壓和器件溫度。
在正常運(yùn)行期間可以動(dòng)態(tài)更改孔徑延遲調(diào)整，但可能會(huì)導(dǎo)致 JESD204C 數(shù)據(jù)鏈路的短暫翻轉(zhuǎn)。使用 TAD_RAMP 來(lái)降低 JESD204C 鏈路失去同步的可能性；請(qǐng)參閱孔徑延遲斜坡控制 部分。