ZHCAAN8F May 2023 – August 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
典型的 DDR 接口布線堆疊方式為十層堆疊。不過，這只能在所含布線空間具有較大禁止區(qū)域的電路板上完成。如果出現(xiàn)以下情況，則需要使用額外的層：
相對(duì)密集的電路板設(shè)計(jì)可能需要更多層才能正確實(shí)現(xiàn) DDR 布線，從而滿足所有規(guī)則。
所有 DDR 信號(hào)都必須在一個(gè)實(shí)心 VSS 參考平面附近布線。當(dāng) DDR 布線區(qū)域中存在多個(gè) VSS 參考平面時(shí)，必須在過孔將信號(hào)傳輸?shù)讲煌?VSS 參考平面之處的附近實(shí)現(xiàn)縫合過孔。這是維持低電感返回電流路徑所必需的。
強(qiáng)烈建議將所有 DDR 信號(hào)作為帶狀線進(jìn)行布線。某些 PCB 堆疊在 2 個(gè)相鄰的層上實(shí)現(xiàn)了信號(hào)布線。不建議這樣做，因?yàn)檫@會(huì)導(dǎo)致與相鄰層上的另一條布線平行的任何布線上發(fā)生串?dāng)_，即使距離很短也會(huì)如此。建議將 LPDDR4 信號(hào)布線到更靠近堆疊內(nèi) SoC 的 PCB 層上，從而縮短信號(hào)通過過孔的傳輸時(shí)間。離 SoC 越遠(yuǎn)的 PCB 層通過過孔的行程時(shí)間將越長(zhǎng)，這會(huì)增加過孔之間的耦合。信號(hào)耦合和過孔耦合都會(huì)導(dǎo)致更小的時(shí)序裕量。
請(qǐng)注意，過孔長(zhǎng)度越短，過孔殘樁可能越長(zhǎng)（如果使用標(biāo)準(zhǔn)鉆孔），因此也要加以考慮?？梢赃M(jìn)行仿真以確定過孔殘樁長(zhǎng)度是否會(huì)產(chǎn)生問題。
PCB 材料是另一個(gè)重要的考慮因素。根據(jù)設(shè)計(jì)規(guī)格，可能需要使用更高頻率的材料，例如 ISOLA I-Speed 或等效/更好的材料，以實(shí)現(xiàn)最高數(shù)據(jù)速率 (4266Mbps)。標(biāo)準(zhǔn) FR4 產(chǎn)品如 370HR 可用于較低的數(shù)據(jù)速率。在特定情況下，這對(duì)于更高的數(shù)據(jù)速率來說也足夠了。
| 編號(hào) | 參數(shù)(6) | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|---|
| PS1 | PCB 布線加平面層 | 10 | |||
| PS2 | 信號(hào)布線層 | 6 | |||
| PS3 | DDR 布線區(qū)域下的完整 VSS 參考層 (1) | 1 | |||
| PS4 | DDR 布線區(qū)域下的完整 VDDS_DDR 電源參考層 (1) | 1 | |||
| PS5 | DDR 布線區(qū)域內(nèi)允許的參考平面切口數(shù) (2) | 0 | |||
| PS6 | DDR 布線層和參考平面之間的層數(shù) (3) | 0 | |||
| PS7 | PCB 布線特征尺寸（即銅布線、焊盤、導(dǎo)電平面等） | 4 | Mil | ||
| PS8 | PCB 布線寬度 (w) | 4 | Mil | ||
| PS9 | 點(diǎn)對(duì)點(diǎn)單端阻抗 | 40 | ? | ||
| PS10 | 點(diǎn)對(duì)點(diǎn)差分阻抗 | 80 | ? | ||
| PS11 | T 分支單端阻抗 (5) | 35/70 | ? | ||
| PS12 | T 分支差分阻抗 (5) | 70/140 | ? | ||
| PS13 | 阻抗控制 (4) | Z-10% | Z | Z+10% | ? |