ZHCAAN8F May 2023 – August 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
這些指南建議使用 10 層 PCB 堆疊方式以實(shí)現(xiàn)完整的器件功能。下面是來自一個 10 層參考設(shè)計的堆疊示例。
| 層號 | 堆疊 | 布線計劃最高優(yōu)先級和層 |
|---|---|---|
| 阻焊層 | ||
| 1 | 頂部 - PWR/SIG | BGA 分線/VDD_CPU、VDD_CORE 和 VDD_DDR_1V1 |
| 2 | PWR/SIG | VDD_CPU 和 CORE/LPDDR（DBG #3/#1、CAT 分支） |
| 3 | GND | REF |
| 4 | PWR/SIG | VDDA_PHYCORE_0V8、VDD_xxx、0V85/LPDDR (DBG #2/#0) |
| 5 | PWR/GND | VDDA_0V8_xxx 和 為 LPDDR4灌注 GND |
| 6 | PWR/GND | VDD_xxx、VDDA_xxx 電源和 為 LPDDR4灌注 GND |
| 7 | SIG/PWR | VDD_xxx、VDDA_xxx/LPDDR（動態(tài) CA、干線）/串行器/解串器 |
| 8 | GND | REF |
| 9 | SIG/PWR | VDD_xxx、VDDA_xxx/LPDDR（靜態(tài) CA） |
| 10 | 底部 - SIG/PWR | BGA 分線/Pwr 和 GND 計劃段 |
| 阻焊層 |
表 3-5 提供了對樣例設(shè)計執(zhí)行仿真的結(jié)果，其中顯示了 PCB 堆疊（材料、鉆孔計劃等）對 LPDDR4 性能的影響。結(jié)果表明，F(xiàn)R4 解決方案可以實(shí)現(xiàn)最大帶寬，但需要背鉆。頻率更高的材料無需背鉆即可達(dá)到相同的性能。請注意，8 層設(shè)計僅實(shí)現(xiàn)了 3733，但這是因?qū)訑?shù)有限引起的其他設(shè)計折衷（實(shí)心參考平面等）導(dǎo)致的。
| 設(shè)計 | 材料 | 層數(shù) | 過孔背鉆 | 最大 LPDDR4 速度 (Mbps) |
|---|---|---|---|---|
| EVM | I-Speed | 16 | 是 | 4266 |
| 參考板 | I-Speed | 10 | 否 | 4266 |
| 參考板 | 370HR | 10 | 是 | 4266 |
| 參考板 | 370HR | 8 | 否 | 3733 |