ZHCAAN8F May 2023 – August 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
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- Jacinto7 AM6x/TDA4x/DRA8x LPDDR4 設(shè)計(jì)指南
- 商標(biāo)
- 1概述
-
2LPDDR4 電路板設(shè)計(jì)和布局指南
- 2.1 LPDDR4 簡(jiǎn)介
- 2.2 受支持的 LPDDR4 器件的實(shí)現(xiàn)
- 2.3 LPDDR4 接口原理圖
- 2.4 兼容的 JEDEC LPDDR4 器件
- 2.5 放置
- 2.6 LPDDR4 禁止區(qū)域
- 2.7 網(wǎng)類(lèi)別
- 2.8 LPDDR4 信號(hào)端接
- 2.9 LPDDR4 VREF 布線
- 2.10 LPDDR4 VTT
- 2.11 CK、CMD_ADDR 和 CTRL 拓?fù)?/a>
- 2.12 數(shù)據(jù)組拓?fù)?/a>
- 2.13 CK、CMD_ADDR 和 CTRL 布線規(guī)格
- 2.14 數(shù)據(jù)組布線規(guī)格
- 2.15 通道、字節(jié)和位交換
- 3LPDDR4 電路板設(shè)計(jì)仿真
- 4修訂歷史記錄
2.3 LPDDR4 接口原理圖
LPDDR4 接口原理圖因?qū)崿F(xiàn)的列數(shù)而異。實(shí)現(xiàn)之間的通用連接是簡(jiǎn)單且一致的。圖 2-1 說(shuō)明了 32 位單列 LPDDR4 實(shí)現(xiàn)。如果需要雙列，則包含額外的芯片選擇。圖 2-2 說(shuō)明了 32 位雙列 LPDDR4 實(shí)現(xiàn)。在選定器件上，支持 16 位單列 LPDDR4 實(shí)現(xiàn)，詳情請(qǐng)參閱圖 2-3。
注： 盡管 LPDDR4 SDRAM 引出兩個(gè)獨(dú)立的通道，但該處理器不支持使用獨(dú)立的通道。
圖 2-1 32 位單列 LPDDR4 實(shí)現(xiàn)
圖 2-2 32 位雙列 LPDDR4 實(shí)現(xiàn)
圖 2-3 16 位單列 LPDDR4 實(shí)現(xiàn)