通過連接 SoC IBIS 模型、SoC 封裝模型、電路板模型、DRAM 封裝模型（如果可用）、DRAM IBIS 模型和電源，在仿真器中建立系統(tǒng)級原理圖。圖 3-2 展示了典型的系統(tǒng)級 DDR 原理圖。

圖 3-2 典型的系統(tǒng)級 DDR 原理圖

• LPDDR4 仿真需要針對控制器和存儲器的功率感知 IBIS 模型以及支持 DDR 接口通道仿真的仿真器。
• 基于 SPICE 的晶體管級仿真不能用于生成 BER 信號眼圖。使用可以處理功率感知 IBIS 仿真并能夠為 DDR 接口運行通道仿真的仿真器。
• 與基于 SPICE 的晶體管級仿真相比，IBIS 模型減少了仿真時間，同時精度損失極小。從 5.0 版開始的 IBIS 模型是功率感知模型，可實現(xiàn)同步開關(guān)輸出 (SSO) 噪聲仿真。TI IBIS 模型是一種功率感知 IBIS 模型。
• 使用 SPICE 模型對控制器和 DRAM 的 DDR 電源網(wǎng)上的片上去耦電容進行準確建模。這可以確保在 DDR 仿真中實現(xiàn)準確的電源噪聲和電源引起的抖動 (PSIJ) 估算。可以從 DRAM 供應(yīng)商處獲得 DRAM 的片上去耦電容信息。
• 使用 SPICE 或 S 參數(shù)文件對 DRAM 封裝進行建模。這可以從 DRAM 供應(yīng)商處索取。不建議使用 EBD 模型。
• DDR 電源網(wǎng)上的片上去耦電容的 J721E 模型：

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  * On-die Decoupling circuit for J7ES (DIE_VDDS_DDR to VSS)
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  * Notes:
  * Includes on-die decoupling for all DDR signals 
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  * This subcircuit should be added across the J7ES IBIS model
  * DIE_VDDS_DDR and VSS pins
  *
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  * x_decouple DIE_VDDS_DDR vss_die J7ES_ondie_decoupling_alldq
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  .SUBCKTJ7ES_ondie_decoupling_alldq DIE_VDDS_DDR vss_die
  Cvddq_c  DIE_VDDS_DDR DIE_VDDS_DDR_c 2105.86e-12
  Rvddq_c  vss_die DIE_VDDS_DDR_c 43e-3
  .ENDS