ZHCAAN8F May 2023 – August 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
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- Jacinto7 AM6x/TDA4x/DRA8x LPDDR4 設(shè)計(jì)指南
- 商標(biāo)
- 1概述
-
2LPDDR4 電路板設(shè)計(jì)和布局指南
- 2.1 LPDDR4 簡(jiǎn)介
- 2.2 受支持的 LPDDR4 器件的實(shí)現(xiàn)
- 2.3 LPDDR4 接口原理圖
- 2.4 兼容的 JEDEC LPDDR4 器件
- 2.5 放置
- 2.6 LPDDR4 禁止區(qū)域
- 2.7 網(wǎng)類別
- 2.8 LPDDR4 信號(hào)端接
- 2.9 LPDDR4 VREF 布線
- 2.10 LPDDR4 VTT
- 2.11 CK、CMD_ADDR 和 CTRL 拓?fù)?/a>
- 2.12 數(shù)據(jù)組拓?fù)?/a>
- 2.13 CK、CMD_ADDR 和 CTRL 布線規(guī)格
- 2.14 數(shù)據(jù)組布線規(guī)格
- 2.15 通道、字節(jié)和位交換
- 3LPDDR4 電路板設(shè)計(jì)仿真
- 4修訂歷史記錄
3.6.2 布線
以下示例顯示了 10 層 PCB 設(shè)計(jì)示例上的 LPDDR4 時(shí)鐘和 CA 布線。時(shí)鐘以 70 歐姆的目標(biāo)阻抗進(jìn)行差分布線。為了使 T 分支與布線阻抗相匹配，阻抗需要加倍。這會(huì)帶來(lái)挑戰(zhàn)，因?yàn)樵谀承?PCB 堆疊中可能難以實(shí)現(xiàn)較高的阻抗。CA 信號(hào)的布線目標(biāo)為 35 歐姆，T 分支的目標(biāo)為源阻抗的兩倍。
圖 3-8 LPDDR4 時(shí)鐘和 CA 布線示例 在同一個(gè) 10 層參考設(shè)計(jì)中，數(shù)據(jù)組在第 2 層和第 4 層上布線。由于具有最小過(guò)孔行程，使用了上部的層，從而更大限度降低了過(guò)孔電感和過(guò)孔之間的耦合。數(shù)據(jù)信號(hào)是點(diǎn)對(duì)點(diǎn)的，因此不需要 T 分支布線。
圖 3-9 LPDDR4 數(shù)據(jù)字節(jié)和 DQS 布線示例表 3-6 LPDDR4-4266 層影響性能（在焊盤上讀取）
| 布線層 | 過(guò)孔類型 | 背鉆 | EW 裕量 (ps) | EH 裕量 (mV) |
|---|---|---|---|---|
| L1、L12 | PTH | 否 | -7.10 | 56.72 |
| L1、L12 | PTH | 是 | -4.86 | 55.71 |
| L1、L3 | PTH | 否 | 5.70 | 40.29 |
| L1、L3 | PTH | 是 | 8.37 | 34.54 |
表 3-7 LPDDR4-4266 層影響性能（在焊盤上寫入）
| 布線層 | 過(guò)孔類型 | 背鉆 | EW 裕量 (ps) | EH 裕量 (mV) |
|---|---|---|---|---|
| L1、L12 | PTH | 否 | 17.42 | 39.22 |
| L1、L12 | PTH | 是 | 20.04 | 41.93 |
| L1、L3 | PTH | 否 | 27.66 | 41.37 |
| L1、L3 | PTH | 是 | 27.76 | 48.63 |