ZHCAAN8F May 2023 – August 2024 AM67 , AM67A , AM68 , AM68A , AM69A , DRA821U , DRA821U-Q1 , DRA829J , DRA829J-Q1 , DRA829V , DRA829V-Q1 , TDA4AEN-Q1 , TDA4AH-Q1 , TDA4AL-Q1 , TDA4AP-Q1 , TDA4APE-Q1 , TDA4VE-Q1 , TDA4VEN-Q1 , TDA4VH-Q1 , TDA4VL-Q1 , TDA4VM , TDA4VM-Q1 , TDA4VP-Q1 , TDA4VPE-Q1
CK、CMD_ADDR 和 CTRL 網(wǎng)類別中的偏差會(huì)降低 SDRAM 器件信號(hào)的建立和保持裕度。因此，必須控制該偏差。PCB 布線的延遲與其長(zhǎng)度成正比。因此，必須通過在一組定義的信號(hào)中匹配布線的長(zhǎng)度來管理延遲偏差。在 PCB 上實(shí)際匹配偏差的唯一方法是將較短的布線延長(zhǎng)至網(wǎng)類別中最長(zhǎng)的網(wǎng)及其相關(guān)時(shí)鐘的長(zhǎng)度。確保在分析過程中包含 Z 軸延遲（過孔）。
表 2-6 列出了從處理器到 SDRAM 布線的各段限值。這些段的長(zhǎng)度與先前的表 2-6、圖 2-7 和圖 2-8 中顯示的 CK、CMD_ADDR 和 CTRL 拓?fù)鋱D一致。通過控制某個(gè)布線組中所有信號(hào)的相同段的布線長(zhǎng)度，可以控制信號(hào)延遲偏差。大多數(shù) PCB 布局工具都可以配置為生成報(bào)告以幫助執(zhí)行此驗(yàn)證。如果無法自動(dòng)生成該報(bào)告，則必須手動(dòng)生成和驗(yàn)證。
這些參數(shù)僅供參考，旨在使設(shè)計(jì)在仿真之前接近成功。為了確保 PCB 設(shè)計(jì)滿足所有要求，需要對(duì)設(shè)計(jì)進(jìn)行仿真并將結(jié)果與節(jié) 3中定義的仿真結(jié)果進(jìn)行比較。
| 編號(hào) | 參數(shù) | 最小值 | 典型值 | 最大值 | 單位 |
|---|---|---|---|---|---|
| LP4_ACRS1 | 網(wǎng)類別 CK 的傳播延遲 RSAC1 + RSAC2 | 300 (1) | ps | ||
| LP4_ACRS2 | 網(wǎng)類別 CMD_ADDR 和 CTRL 的傳播延遲 RSAC3 + RSAC4、RSAC5 | 300 (1) | ps | ||
| LP4_ACRS3 | 網(wǎng)類別 CK 內(nèi)的偏差（CK+ 至 CK- 偏差） (RSAC1 + RSAC2) 偏差 | 0.75 (2) | ps | ||
| LP4_ACRS4a | 網(wǎng)類別 CMD_CTRL 上的偏差 RSAC3 + RSAC4 偏差 (9) | 10 | 30 | ps | |
LP4_ACRS4b | 網(wǎng)類別 CTRL 上的偏差 RSAC3 + RSAC4、RSAC5 偏差 (9) | 10 | 30 | ps | |
| LP4_ACRS5 | 每個(gè) T 分支信號(hào)對(duì)之間的偏差 RSAC2 或 RSAC4 偏差 (7) | 0.1 | ps | ||
| LP4_ACRS6 | CMD_ADDR、CTRL 以及關(guān)聯(lián)的 CK 時(shí)鐘網(wǎng)類別上的偏差 RSAC1 + RSAC2、RSAC3 + RSAC4、RSAC5 (9) | 60 | ps | ||
| LP4_ACRS7 | 每條跡線上的過孔數(shù) | 4 | 個(gè)過孔 | ||
| LP4_ACRS8 | 過孔殘樁長(zhǎng)度 (8) | 20 | Mil | ||
| LP4_ACRS9 | 過孔數(shù)差異 | 0 (3) | 個(gè)過孔 | ||
| LP4_ACRS10 | 中心到中心 CK 到其他 LPDDR4 布線間距 | 4w (4) | |||
| LP4_ACRS11 | 中心到中心 CMD_ADDR、CTRL 到其他 LPDDR4 布線間距 | 3w (4) | |||
| LP4_ACRS12 | 中心到中心 CMD_ADDR、CTRL 到自身或其他 CMD_ADDR、CTRL 布線間距 | 3w (4) | |||
| LP4_ACRS13 | CK 中心到中心間距 (5)、(6) | ||||
| LP4_ACRS14 | CK 與其他非 DDR 網(wǎng)的間距 | 4w (4) |
考慮從 SoC 芯片焊盤到 DRAM 引腳的延遲（即延遲包括 SoC 封裝和 PCB）。僅考慮任何 T 分支布線段的一個(gè)橋臂。