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2.14 數(shù)據(jù)組布線規(guī)格

字節(jié)信號網(wǎng)類別中的偏差會直接降低 DQ 和 DM 網(wǎng)的建立和保持裕度。如 ADDR_CTRL 信號網(wǎng)類別和相關(guān)的 CK 時鐘網(wǎng)類別所述，必須控制該偏差。必須通過在一組定義的信號內(nèi)控制布線的長度來管理數(shù)據(jù)字節(jié)偏差。在 PCB 上實際匹配偏差的唯一方法是將較短的布線延長至網(wǎng)類別中最長的網(wǎng)及其相關(guān)時鐘的長度。確保在分析過程中包含 Z 軸延遲（過孔）。

注：不需要也不建議在所有字節(jié)通道之間匹配長度。僅需要在每個字節(jié)內(nèi)進行長度匹配。

表 2-7 包含字節(jié) 0、字節(jié) 1、字節(jié) 2 和字節(jié) 3 布線組的布線規(guī)格。每個信號網(wǎng)類別及其相關(guān)的時鐘網(wǎng)類別都是獨立進行布線和匹配的。這些參數(shù)僅供參考，旨在使設(shè)計在仿真之前接近成功。為了確保 PCB 設(shè)計滿足所有要求，需要對設(shè)計進行仿真并將結(jié)果與節(jié) 3中定義的仿真結(jié)果進行比較。

表 2-7 數(shù)據(jù)組布線規(guī)格

編號	參數(shù)	最小值	典型值	最大值	單位
LP4_DRS1	網(wǎng)類別 DQSx 的傳播延遲 RSD1 ⁽⁴⁾			300 ⁽²⁾	ps
LP4_DRS2	網(wǎng)類別 BYTEx 的傳播延遲 RSD2			300 ⁽²⁾	ps
LP4_DRS3	每個 DQS 對的傳播延遲必須小于 CK 對的傳播延遲。 RSD1 < (RSAC1 + RSAC2) ⁽⁴⁾	0			ps
LP4_DRS4	網(wǎng)類別 DQSx 內(nèi)的偏差 RSD1 偏差（DQS+ 至 DQS-）⁽⁴⁾⁽⁵⁾			0.75	ps
LP4_DRS5	網(wǎng)類別 DQSx 和 BYTEx 上的偏差 RSD1 至 RSD2 偏差 ⁽¹⁾、⁽⁴⁾、⁽⁵⁾		5	25	ps
LP4_DRS6	每個 DQS 對的傳播延遲必須小于傳播延遲 DQ/DM。 RSD1 < RSD2 ⁽⁴⁾	0		150ps	ps
LP4_DRS7	每條跡線上的過孔數(shù)			2 ⁽²⁾	個過孔
LP4_DRS8	過孔殘樁長度 ⁽³⁾		40		Mil
LP4_DRS9	過孔數(shù)差異			0 ⁽⁶⁾	個過孔
LP4_DRS10	RSD1 中心到中心間距（時鐘網(wǎng)類別之間）⁽⁷⁾	4w
LP4_DRS11	RSD1 中心到中心間距（時鐘網(wǎng)類別內(nèi)）⁽⁸⁾、⁽⁹⁾
LP4_DRS12	RSD2 中心到中心間距（信號網(wǎng)類別之間）⁽⁷⁾	4w
LP4_DRS13	RSD2 中心到中心間距（信號網(wǎng)類別內(nèi)）⁽⁷⁾	3w

(1) 僅在一個字節(jié)內(nèi)進行偏差匹配。不需要也不建議在字節(jié)之間進行偏差匹配。

(2) 最大值基于保守的信號完整性方法。僅當上升時間和下降時間的詳細信號完整性分析確認運行和預期一致時，才能擴展該值。

(3) 如果以高于 3200Mbps 的數(shù)據(jù)速率運行 LPDDR4，則可能需要進行過孔殘樁長度控制（微過孔或背鉆），具體取決于仿真。

(4) 考慮從 SoC 芯片焊盤到 DRAM 引腳的延遲（即延遲包括 SoC 封裝和 PCB）。僅考慮任何 T 分支布線段的一個橋臂。

(5) 通過設(shè)計/仿真進行驗證，確認符合 JEDEC 定義的 Vix_DQS_Ratio (20%)，并具有良好的眼圖裕度。

(6) 只有在對信號飛行時間進行精確 3-D 建模（包括精確建模的信號傳播通孔）以確保不超過 DQn 偏差和 DQSn 至 DQn 偏差最大值時，過孔數(shù)差異才可能增加 1。

(7) 對于最長 500mil 的布線長度，中心到中心間距可以降至最小 2w（僅在端點附近）。如果仿真準確捕獲了相鄰受擾對象和干擾源布線之間的串擾具有良好裕度，則可以放寬間距最低標準。還應考慮過孔間距。在 SoC 附近有相鄰過孔的信號不應在 DRAM 附近有相鄰過孔。

(8) 設(shè)置 DQS 對間距以確保具有適當?shù)牟罘肿杩埂?/div>

(9) 仿真結(jié)果必須控制阻抗，以免無意中造成阻抗不匹配。一般來說，中心到中心間距應為 2w 或略大于 2w，從而使該層上的差分阻抗等于單端阻抗 Zo 的兩倍。