ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.4.2.1 DPLL DCO 控制
當(dāng) DPLL 鎖定時，可以啟用 DCO 模式 (DPLLx_FB_FDEV_EN = 1)。
使用 DPLL DCO 時可采用三種方法來控制頻率。
- 寄存器相對調(diào)整
- 在 DPLL_FDEV 中預(yù)設(shè)偏差量
- 寫入 8 位寄存器來啟用偏差量遞增/遞減
- GPIO 相對調(diào)整
- 步進/方向 GPIOx 觸發(fā)器
- 通過對引腳設(shè)定方向每一步的偏差量進行編程來調(diào)整 DPLLx_FB_NUM。
- 寄存器絕對調(diào)整
- 根據(jù)頻率控制字 (FCW) 寫入 DPLLx_FB_NUM [39:0]
可以通過一個 38 位頻率偏差字寄存器（DPLL_FDEV 位）對 DCO 頻率步長進行編程。DPLL_FDEV 值是在 DPLL 分數(shù)反饋分頻器的當(dāng)前分子值上加上或減去的偏移，用于確定 VCO 輸出端的 DCO 頻率偏移。
可以通過軟件控制 (DPLLx_FB_FDEV_UPDATE) 或用戶可選的引腳控制 (GPIOx) 來控制 DCO 頻率遞增 (FINC) 或頻率遞減 (FDEC) 更新。始終可以通過 I2C 或 SPI 寫入 DPLLx_FB_FDEV_UPDATE 寄存器位來實現(xiàn)通過軟件控制進行的 DCO 更新。寫入 0 將使 DCO 頻率按編程的步長遞增，而寫入 1 將使 DCO 頻率按步長遞減。SPI 可以實現(xiàn)比 I2C 更快的 DCO 更新速率，因為 SPI 的寫入速度更快。
選擇 DPLL 引腳控制（GPIO 上的 FDEV_TRIG_DPLLx 和 FDEV_DIR_DPLLx）時，F(xiàn)DEV_TRIG_DPLLx 中定義的 GPIO 引腳的上升沿會對 DPLL 應(yīng)用相應(yīng)的 DCO 更新，F(xiàn)DEV_DIR_DPLLx 中定義的另一個 GPIO 則決定 FDEV 觸發(fā)器的方向。FDEV_DIR_DPLLx = 0 表示正，F(xiàn)DEV_DIR_DPLLx = 1 表示負。這樣一來，GPIO 引腳會用作 FINC 或 FDEC 輸入。應(yīng)用到觸發(fā)器引腳的最小正脈沖寬度必須大于 100ns，才能由內(nèi)部采樣時鐘捕獲。使用引腳控制時，DCO 更新速率必須限制在 5MHz 以下。
當(dāng)禁用 DCO 控制 (DPLLx_FB_FDEV_EN = 0) 時，DCO 頻率偏移會被清除，且 VCO 輸出頻率由 DPLL 分數(shù)反饋分頻器的原始分子值確定。
圖 8-39 DCO 模式控制選項