ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
以下公式提供了實(shí)現(xiàn)閉環(huán)運(yùn)行所需的 APLL 和 DLL 頻率關(guān)系。TICS Pro 編程軟件可用于根據(jù)所需的頻率計(jì)劃生成有效的分頻器設(shè)置。
請(qǐng)注意，以下公式中的任何分頻器均指實(shí)際分頻值（或范圍），而不是可編程寄存器值。
當(dāng)啟用 DPLL 工作模式后，計(jì)算得出的 DPLL 頻率和 APLL 頻率的標(biāo)稱(chēng)值必須相同。對(duì)配對(duì)的 APLL N 分頻器 40 位固定分母進(jìn)行的 DPLL 調(diào)整會(huì)跟隨所選的輸入基準(zhǔn)源，以合成實(shí)際時(shí)鐘輸出所需的頻率和相位。
當(dāng) APLL 獨(dú)立于配對(duì) DPLL 運(yùn)行時(shí)，TI 建議使用可編程 24 位分母進(jìn)行頻域之間的混合同步或級(jí)聯(lián)，以便在沒(méi)有 DPLL 控制的情況下保持 0ppm 的頻率誤差。在這種情況下，APLL 跟隨來(lái)自另一個(gè) APLL 輸出的級(jí)聯(lián)反饋分頻器基準(zhǔn)。
當(dāng)對(duì) PLL 使用 ZDM 時(shí)，必須在 VCO 頻率計(jì)算中考慮時(shí)鐘輸出分頻器。