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ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1

PRODUCTION DATA

封裝選項

機械數(shù)據(jù) (封裝 | 引腳)

RGC|64
- MPQF125F

散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)

RGC|64
- QFND280F

訂購信息

9.2.2 詳細(xì)設(shè)計過程

在典型的應(yīng)用中，建議采取以下步驟：

使用 TICS Pro 編程軟件中的器件 GUI 執(zhí)行分步設(shè)計流程，輸入設(shè)計參數(shù)，計算每個 PLL 域的頻率計劃，并為所需配置生成寄存器設(shè)置?？蓪?dǎo)出寄存器設(shè)置（.txt 格式的寄存器十六進(jìn)制轉(zhuǎn)儲）以啟用主機編程。
- 主機器件可在上電后通過串行接口對寄存器設(shè)置進(jìn)行編程，并發(fā)出軟復(fù)位（通過 SWRST 位）以啟動器件。在 SWRST 之前設(shè)置 SW_SYNC，并在 SWRST 之后清除 SW_SYNC。
將 GPIO1 引腳接地以選擇 I²C 通信接口，或通過外部電阻將 GPIO1 拉高至 VDD_DIG 以選擇 SPI 通信接口。確定用于控制和狀態(tài)功能的邏輯 I/O 引腳分配。參閱 GPIO1 和 SCS_ADD 功能。
- 使用適當(dāng)?shù)?I/O 方向和電壓電平將 I²C/SPI 和邏輯 I/O 引腳（1.8V 兼容電平）連接到主機器件引腳。
按照振蕩器輸入 (XO) 的說明選擇 XO 頻率。
- 選擇一個 XO，其目標(biāo)相位抖動性能應(yīng)符合自由運行或保持期間輸出時鐘所需的頻率穩(wěn)定性和精度要求。
- LMK5C33216AS1 可在 XO 引腳上直接接受 3.3V LVCMOS 輸入。
- 通過低噪聲 LDO 穩(wěn)壓器為 XO 供電，或優(yōu)化電源濾波以避免電源噪聲引起的 XO 時鐘抖動。
- TICS Pro：配置 XO 頻率以匹配 XO 輸入。
為原理圖中的每個 APLL 域連接時鐘 I/O，并使用 TICS Pro 按如下方式配置器件設(shè)置：
- 基準(zhǔn)輸入：按照時鐘輸入連接和端接中的 LVCMOS 或差分時鐘輸入接口指南進(jìn)行操作。
  - TICS Pro：對于 DPLL 模式，配置基準(zhǔn)輸入緩沖器模式以匹配基準(zhǔn)時鐘驅(qū)動器接口要求。請參閱基準(zhǔn)輸入。
- TICS Pro：對于 DPLL 模式，配置 DPLL 輸入選擇模式和輸入優(yōu)先級。請參閱基準(zhǔn)輸入多路復(fù)用器選擇。
- TICS Pro：配置來自其他 VCO 域（級聯(lián)模式）或 XO 時鐘（非級聯(lián)模式）的每個 APLL 基準(zhǔn)。
- TICS Pro：為每個輸出配置所需的時鐘頻率和 APLL 域。TICS Pro 可以計算 APLL 和輸出的 VCO 頻率和分頻器設(shè)置。為更大限度減少串?dāng)_和雜散，請考慮以下輸出時鐘分配指南：
  - 將相鄰?fù)ǖ郎系南嗤敵鲱l率（或諧波頻率）分組，在可能的情況下使用具有單個分頻器的輸出對（例如，OUT2/OUT3 和 OUT14/OUT15）以充分降低功率。
  - 當(dāng)兩個頻率之差 |f_OUTx – f_OUTy| 處于抖動積分帶寬范圍（例如，12kHz 至 20MHz）內(nèi)時，應(yīng)分離時鐘輸出。為盡可能減少潛在耦合，作為潛在干擾源的任何輸出都必須至少由四個靜態(tài)引腳（電源引腳、邏輯引腳或禁用輸出引腳）進(jìn)行分離。如有可能，請將這些時鐘放置在相對的輸出組上來分離這些時鐘，這些輸出組位于芯片的對側(cè)以實現(xiàn)更好的隔離。
  - 避免任何 LVCMOS 輸出（強干擾源），或?qū)⑵渑c其他抖動敏感型差分輸出時鐘進(jìn)行隔離。如果需要 LVCMOS 輸出，請使用雙通道互補 LVCMOS 模式（+/- 或 -/+），并將未使用的 LVCMOS 輸出保持懸空且無任何布線。
  - 如果應(yīng)用中未使用所有的輸出對，請考慮將未使用的輸出連接到一對射頻同軸測試結(jié)構(gòu)以進(jìn)行測試（例如 SMA、SMP 端口）。
- TICS Pro：配置輸出驅(qū)動器。
  - 配置輸出驅(qū)動器模式以匹配接收器時鐘輸入接口要求。請參閱時鐘輸出驅(qū)動器。
  - 配置需要同步輸出相位的任何輸出 SYNC 組。請參閱輸出同步 (SYNC)。
  - 配置輸出自動靜音模式以及 APLL 和 DPLL 靜音選項。請參閱LOL 期間輸出自動靜音。
- 時鐘輸出接口：按照 時鐘輸出連接和端接 中的單端或差分時鐘輸出接口指南進(jìn)行操作。
  - 差分輸出可在接收器輸入端進(jìn)行交流耦合、端接和偏置，也可與適當(dāng)?shù)慕邮掌鬟M(jìn)行直流耦合。
  - LVCMOS 輸出具有內(nèi)部源端接，可直接驅(qū)動 50Ω 布線。LVCMOS V_OH 電平由內(nèi)部 LDO 編程電壓（1.8V 或 2.65V）確定。
- TICS Pro：配置 DPLL 環(huán)路帶寬。
  - 在環(huán)路帶寬以下，基準(zhǔn)噪聲會添加到 TDC 本底噪聲和 XO/TCXO/OCXO 噪聲。在環(huán)路帶寬以上，基準(zhǔn)噪聲將以高達(dá) 60dB/十倍頻程的滾降幅度衰減。合適的帶寬取決于基準(zhǔn)輸入和 XO 之間的相對相位噪聲。APLL 環(huán)路帶寬可配置為在 APLL 帶寬之上提供基準(zhǔn)輸入、TDC 和 XO 相位噪聲的額外衰減。
- TICS Pro：配置最大 TDC 頻率以根據(jù)所需的用例優(yōu)化 DPLL TDC 噪聲貢獻(xiàn)。
  - 有線：通常指定 400kHz 的最大 TDC 速率。這種情況下可以使用窄環(huán)路帶寬 (≤10Hz) 和 TCXO/OCXO/XO 來設(shè)置頻率穩(wěn)定性和漂移性能，從而支持 SyncE 和其他用例。
  - 無線：通常指定 26MHz 的最大 TDC 速率以實現(xiàn)最低的帶內(nèi) TDC 噪聲貢獻(xiàn)。這種情況下支持無線用例以及近端相位噪聲至關(guān)重要的其他用例。
- TICS Pro：如果需要時鐘控制（如用于 IEEE-1588 PTP），請為 DPLL 環(huán)路啟用 DCO 模式并輸入頻率步長（以 ppb 為單位）。FDEV 步長寄存器根據(jù)APLL DCO 頻率步長 進(jìn)行計算。如果需要，在 GPIO 引腳上啟用 FDEV_TRIG 和 FDEV_DIR 引腳控制。
- TICS Pro：如果需要確定性輸入到輸出時鐘相位，請為相應(yīng)的 OUTx 配置 ZDM。請參閱節(jié) 8.3.20。
TICS Pro：為每個基準(zhǔn)輸入配置基準(zhǔn)輸入監(jiān)控選項。當(dāng)不需要監(jiān)控器或輸入操作超出監(jiān)控器支持的頻率范圍時，請禁用監(jiān)控器。請參閱基準(zhǔn)輸入監(jiān)控。
- 頻率監(jiān)控器：設(shè)置有效和無效閾值（以 ppm 為單位）。
- 漏脈沖監(jiān)控器：設(shè)置延遲窗口閾值 (T_LATE) 以允許最長的預(yù)期輸入時鐘周期，包括最壞情況下的周期間抖動。對于間隙時鐘輸入，根據(jù)允許的漏時鐘脈沖數(shù)設(shè)置 T_LATE。
- 矮脈沖監(jiān)控器：設(shè)置早期窗口閾值 (T_EARLY) 以允許最短的預(yù)期輸入時鐘周期，包括最壞情況下的周期間抖動。
- 1PPS 相位驗證監(jiān)控器：設(shè)置相位驗證抖動閾值，包括最壞情況下的輸入周期間抖動。
- 驗證計時器：設(shè)置在輸入對選擇有效之前，必須由所有已啟用的輸入監(jiān)控器對基準(zhǔn)輸入進(jìn)行驗證的時長。
TICS Pro：為每個通道配置 DPLL 鎖定檢測和調(diào)優(yōu)字歷史記錄監(jiān)控選項。請參閱PLL 鎖定檢測器 和調(diào)優(yōu)字歷史記錄。
- DPLL 頻鎖和相鎖檢測器：設(shè)置每個檢測器的鎖定閾值和解鎖閾值。
TICS Pro：根據(jù)需要配置每個狀態(tài)輸出引腳和中斷標(biāo)志。請參閱狀態(tài)輸出 和中斷。
- 選擇所需的狀態(tài)信號選項、狀態(tài)極性和驅(qū)動器模式（3.3V LVCMOS 或開漏）。開漏需要外部上拉電阻。
- 如果中斷已啟用并被選為狀態(tài)輸出，請根據(jù)需要配置任何中斷源的標(biāo)志極性和屏蔽位以及組合“或”門。
考慮以下電源設(shè)計準(zhǔn)則：
- 具有相同頻率或整數(shù)相關(guān)（諧波）頻率的輸出可以共享公共的濾波電源。
  - 示例：OUT5 和 OUT6 上的 156.25MHz 和 312.5MHz 輸出可以共享經(jīng)過濾波的 VDDO 電源，而 OUT0 和 OUT3 上的 100MHz 和 122.88MHz 輸出可以共享單獨的 VDDO 電源。
- 請參閱電源軌時序、電源斜升速率和混合電源域。