ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準輸入多路復用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關系
- 8.3.8.1 PLL 頻率關系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準 (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復用器
- 8.3.11 輸出通道多路復用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.3.2 基準輸入
基準輸入（IN0 和 IN1）可以接受差分時鐘或單端時鐘。每個輸入都具有可編程的輸入類型、終端和直流耦合或交流耦合輸入偏置配置，如圖 8-9 所示。每個輸入緩沖器會驅動 DPLL 塊的基準輸入多路復用器。DPLL 輸入多路復用器可以從任何基準輸入中進行選擇。DPLL 可以在不同頻率的輸入之間切換，前提是這些頻率可以通過 DPLL R 分頻器分頻為一個公共頻率?；鶞瘦斎肼窂竭€會驅動各種檢測器塊以進行基準輸入監(jiān)控和驗證。直流路徑開關能夠旁路掉內(nèi)部交流耦合電容器，以使低頻輸入可靠運行。
圖 8-9 基準輸入緩沖器表 8-2 列出了常見時鐘接口類型的基準輸入緩沖器配置。
表 8-2 基準輸入緩沖器模式
| REFx_ITYPE、 R68/R67 | 輸入類型 | 內(nèi)部寄存器和開關設置 | |||||
|---|---|---|---|---|---|---|---|
| 遲滯， R68[5] | 交流電容器旁路， R68[4]、S4(1) | 單端選擇， R68[3] | 單端終端， R68[2]、S1(2) | 差分終端， R68[1]、S2(2) | 弱偏置 (1.3V) R68[0]、S3(3) | ||
| 0x00 | 差分， 外部直流耦合， 外部終端 | 0 | 0 | 0 | 0 | 0 | 0 |
| 0x01 | 差分， 外部交流耦合， 外部終端 | 0 | 0 | 0 | 0 | 0 | 1 |
| 0x02 | 差分， 外部直流耦合， 內(nèi)部100Ω 差分終端， LVDS/HSDS | 0 | 0 | 0 | 0 | 1 | 0 |
| 0x03 | 差分， 外部交流耦合， 內(nèi)部100Ω 差分終端， LVDS/HSDS | 0 | 0 | 0 | 0 | 1 | 1 |
| 0x04 | 差分， 外部直流耦合， 內(nèi)部50Ω 至 GND HCSL | 0 | 0 | 0 | 1 | 0 | 0 |
| 0x05 | 差分， 外部交流耦合， 內(nèi)部50Ω 至 GND， HCSL | 0 | 0 | 0 | 1 | 0 | 1 |
| 0x08 | 單端， 外部直流耦合， 內(nèi)部交流耦合， 70mV 閾值， LVCMOS | 0 | 0 | 1 | 0 | 0 | 0 |
| 0x0C | 單端， 外部直流耦合， 內(nèi)部交流耦合， 內(nèi)部50Ω 至 GND， 70mV 閾值 | 0 | 0 | 1 | 1 | 0 | 0 |
| 0x18 | 單端， 外部直流耦合， 內(nèi)部直流耦合， 150mV 遲滯， LVCMOS | 0 | 1 | 1 | 0 | 0 | 0 |
| 0x28 | 單端， 外部直流耦合， 內(nèi)部交流耦合， 210mV 遲滯， LVCMOS | 1 | 0 | 1 | 0 | 0 | 0 |
| 0x38 | 單端， 外部直流耦合， 內(nèi)部直流耦合， 0mV 遲滯， LVCMOS | 1 | 1 | 1 | 0 | 0 | 0 |
(1) S4：0 = 差分輸入振幅檢測器可用于除 LVCMOS 或單端輸入類型之外的所有輸入類型。
(2) S1、S2：0 = 假定采用外部終端。
(3) S3：0 = 假定采用外部輸入偏置或直流耦合。