當(dāng) TEC_CNTR_TRIG 為 1（GPIO 引腳）時(shí)：
- 1 個(gè) TEC 周期 + 2ns 的時(shí)序精度要求 20% 至 80% 的上升時(shí)間小于或等于 1ns。
- GPIOx 上升沿不得出現(xiàn)在 SCS 上升的 10ns 內(nèi)，此期間會(huì)將 TEC_CNTR_EN 從 0 設(shè)置為 1。
- GPIOx 必須保持高電平 10ns。
- 讀取 TEC_CNTR 的 LSB 后，新的 GPIOx 觸發(fā)器不得在 SPI SCS 上升沿的 1μs 內(nèi)到達(dá)。
當(dāng) TEC_CNTR_TRIG 為 0 (SPI) 時(shí)：
- 1 個(gè) TEC 周期 + 2ns 的時(shí)序精度要求 80% 至 20% 的下降時(shí)間小于或等于 1ns。
- TEC 計(jì)數(shù)器在 SPI SCS 的下降沿被捕獲到 TEC_CNTR 寄存器。無需額外的時(shí)間來讀回或預(yù)鎖存寄存器。