ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.4.3 APLL 頻率控制
當(dāng) DPLL 處于保持狀態(tài)或未使用時，該器件還可以通過寫入 40 位寄存器 DPLLx_FREE_RUN[39:0] 來支持 APLL 頻率和相位控制。如果基準(zhǔn)時鐘處于自由運行模式或被禁用，則 DPLL 會與 APLL 斷開，但用戶仍可以調(diào)整頻率和相位精度。
要啟用 APLL DCO 控制，請為 40 位分?jǐn)?shù)分母設(shè)置 DPLLx_LOOP_EN = 1 和 PLLx_MODE = 1。DPLLx_EN 可以設(shè)置為等于 0。
圖 8-40 APLL DCO 模式有兩種調(diào)整 APLL DCO 的備選方法。
- 絕對頻率調(diào)整
- 設(shè)置 DPLLx_HIST_EN = 0
- 有效 APLLx_NUM (APLLx_NUM_STAT) = APLLx_NUM + DPLLx_FREE_RUN
- APLLx_NUM_STAT 是只讀寄存器，支持讀回。
- DPLL 環(huán)路濾波器塊會根據(jù) DPLLx_FREE_RUN 值來修改 APLLx_NUM_STAT。
- DPLLx_FREE_RUN 是一個 40 位二進(jìn)制補碼
- 相對頻率調(diào)整
- 設(shè)置 DPLLx_HIST_EN = 1
- DPLLx_FREE_RUN 值以步長寄存器和步長周期寄存器定義的受控速率饋入到 APLLx_NUM 中。
- 如果在 LMK 完成最后一次調(diào)整之前發(fā)生另一次 DPLLx_FREE_RUN 寫入，則所有剩余的步驟都將略過，新值開始饋送 APLL 分子。
- DPLLx_FREE_RUN 字完全饋入到有效 APLLx_NUM (APLL_NUM_STAT) 中之后會設(shè)置一個標(biāo)志。