ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.2.3 僅 APLL 模式
在僅 APLL 模式下，外部 XO 輸入源決定了輸出時鐘的自由運行頻率穩(wěn)定性和精度。未使用 DPLL 塊，不會影響 APLL。APLL 可以在級聯(lián)模式或獨立模式下運行。通過控制寄存器寫入可獲得每個 APLL 的 DCO。
上電復(fù)位和初始化后，僅 APLL 模式的工作原理如下。如果 APLL1 或 APLL2 如 圖 8-6 所示處于級聯(lián)模式（DPLL3 也未使用），VCO1 或 VCO2 將跟隨 VCBO 域。APLL 使用位按照以下 APLL 優(yōu)先級順序鎖定：APLLx_STRT_PRTY。從 VCBO 級聯(lián) APLL1 或 APLL2 可提供高頻、超低抖動基準(zhǔn)時鐘，從而更大限度減輕可能由性能較低的 XO/TCXO/OCXO 導(dǎo)致的帶內(nèi)相位噪聲/抖動降級。
如果 APLL1 或 APLL2 未級聯(lián)（如 圖 8-7 所示），VCO1 或 VCO2 將在初始化后按照 APLLx_STRT_PRTY 順序鎖定到 XO 輸入，并獨立于 BAW APLL 域運行。
在沒有 DPLL 控制的僅 APLL 模式下運行時，選擇可編程的 24 位分母 (PLLx_MODE = 0) 而非固定的 40 位分母 (PLLx_MODE = 1) 來合成精確的頻率比并保持 0ppm 頻率誤差。
圖 8-7 僅 APLL 獨立模式