ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
9.1.6.3 從雙電源軌上電
如果 VDD 或 VDDO 電源由不同的電源軌驅(qū)動，TI 建議在所有電源斜升至高于 3.135V 后開始 PLL 校準(zhǔn)。這可以通過延遲 PD 號從低電平到高電平的轉(zhuǎn)換來實現(xiàn)。PD 號輸入包含一個連接到 VDD_IN 的 200kΩ 電阻，如圖 9-1 所示。PD# 引腳到 GND 之間的一個電容器可用于與內(nèi)部上拉電阻一起形成一個 RC 時間常數(shù)。此 RC 時間常數(shù)可用于延遲 PD 號的低電平到高電平轉(zhuǎn)換，直至所有內(nèi)核電源均斜升至高于 3.135V。建議在 VDD 電源引腳之前斜升 VDDO 電源引腳。
或者，可由系統(tǒng)主機或電源管理器件將 PD# 引腳驅(qū)動為高電平，以延遲器件上電序列，直到所有電源都已斜升。
如 XO 啟動緩慢或延遲 所述，XO 基準(zhǔn)必須在 PD 號決策點 3 之后有效，才能成功校準(zhǔn) VCO 并捕獲有效的 DPLL 基準(zhǔn)讀數(shù)。
圖 9-2 從雙電源軌上電的建議