ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準輸入多路復用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關系
- 8.3.8.1 PLL 頻率關系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準 (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復用器
- 8.3.11 輸出通道多路復用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.2.1 PLL 架構概述
圖 8-2 展示了 LMK5C33216AS1 中實現(xiàn)的 PLL 架構。超低抖動通道包括數(shù)字 PLL (DPLL3) 和具有集成 VCBO (VCO3) 的 BAW APLL (APLL3)。具有集成 LC VCO (VCO2) 的 APLL2 可生成第二個低抖動時鐘頻率域。APLL2 反饋 N 分頻器分子可由 DPLL2 控制。具有集成 LC VCO (VCO1) 的 APLL1 可用作第三個時鐘生成域。APLL1 的反饋 N 分頻器分子可由 DPLL1 控制。
DPLL 包括時間數(shù)字轉換器 (TDC)、數(shù)字環(huán)路濾波器 (DLF) 和具有 Σ-Δ 調制器 (SDM) 的可編程 40 位分數(shù)反饋 (FB) 分頻器。APLL 包括基準 (R) 分頻器、相位頻率檢測器 (PFD)、環(huán)路濾波器 (LF)、具有 SDM 的分數(shù)反饋 (N) 分頻器和 VCO。
每個 DPLL 都有一個基準選擇多路復用器，使 DPLL 可以鎖定到 APLL 的另一個 VCO 域 (級聯(lián) DPLL 運行模式) 或鎖定到基準輸入 (獨立 DPLL 運行模式)，從而在跨多個時鐘域進行頻率和相位控制方面提供獨特的靈活性。級聯(lián)架構為跨多個時鐘域的頻率和相位控制混合同步提供了獨特的靈活性。
每個 APLL 都有一個基準選擇多路復用器，允許 APLL 鎖定到 XO 輸入或另一個 APLL 的級聯(lián)分頻器輸出 (APLL 與 DPLL 級聯(lián))。
不要將一個 VCO 輸出級聯(lián)到同一個 DPLL+APLL 對的 DPLL 基準和 APLL 基準。
當鎖定到輸入基準時，每個 APLL 都有一個可由 DPLL 控制的固定 40 位分母。當一個或多個 APLL 在僅 APLL 模式下運行但在沒有 DPLL 控制時，還可以選擇一個可編程的 24 位分母來合成精確的頻率比。在實現(xiàn)頻域之間的混合同步或級聯(lián)時，TI 建議使用可編程的 24 位分母，以便在沒有 DPLL 控制的情況下保持 0ppm 頻率誤差。
為了省電，必須禁用（斷電）任何未使用的 DPLL 或 APLL。APLL 的每個 VCO 使用各自的 VCO 后分頻器來驅動時鐘分配塊。如果 VCBO 的后分頻器設置為 1，則會旁路掉后分頻器，由 VCBO 直接向輸出時鐘分配塊進行饋電。
圖 8-2 PLL 架構以下各節(jié)介紹了 DPLL 和 APLL 的基本工作原理。有關包括保持模式在內的 PLL 工作模式的更多詳細信息，請參閱 DPLL 運行狀態(tài)。