ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測(cè)量信息
-
8 詳細(xì)說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時(shí)鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 8.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時(shí)鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時(shí)鐘輸出驅(qū)動(dòng)器
- 8.3.16 時(shí)鐘輸出連接和端接
- 8.3.17 無毛刺輸出時(shí)鐘啟動(dòng)
- 8.3.18 LOL 期間輸出自動(dòng)靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時(shí)計(jì)數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實(shí)施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機(jī)械、封裝和可訂購信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.2.2.3 APLL 與 DPLL 級(jí)聯(lián)
圖 8-6 展示了從 BAW APLL 級(jí)聯(lián)的 APLL1 和 APLL2。當(dāng) APLL1 和 APLL2 獲取鎖時(shí)，會(huì)將 VCBO 保持在標(biāo)稱中心頻率 2457.6MHz 附近。隨后，BAW APLL 將 VCBO 頻率鎖定至外部 XO 輸入并以自由運(yùn)行模式運(yùn)行，直到檢測(cè)到有效的基準(zhǔn)輸入。
級(jí)聯(lián)的 PLL 鎖定到源 VCO 的分頻頻率。如果檢測(cè)到有效 DPLL 基準(zhǔn)輸入的時(shí)間超過最短有效時(shí)間，DPLL 開始鎖定獲取基準(zhǔn)輸入。每個(gè) DPLL TDC 將所選基準(zhǔn)輸入時(shí)鐘的相位與來自相應(yīng) VCO 的 FB 分頻器時(shí)鐘進(jìn)行比較，并生成一個(gè)與相位誤差對(duì)應(yīng)的數(shù)字校正字。開始時(shí)，DPLL TDC 直接使用無濾波校正字來消除相位誤差。然后，后續(xù)的校正字由 DLF 進(jìn)行濾波，而 DLF 輸出將控制 APLL N 分頻器 SDM 以使 VCO 頻率鎖定到基準(zhǔn)輸入。
使用 VCBO 作為 APLL1 或 APLL2 的級(jí)聯(lián)源可為 APLL 提供高頻、超低抖動(dòng)的基準(zhǔn)時(shí)鐘。如果 XO/TCXO/OCXO 頻率較低或相位噪聲性能較差，這種獨(dú)特的級(jí)聯(lián)功能可以提供改進(jìn)的近端相位噪聲性能。請(qǐng)注意，在級(jí)聯(lián) DPLL 運(yùn)行模式下，鎖定 DPLL3 后將實(shí)現(xiàn)最佳抖動(dòng)性能和頻率穩(wěn)定性。
當(dāng) DPLL3 級(jí)聯(lián)到另一個(gè) DPLLx 或 APLLx 時(shí)，DPLL3 鎖定狀態(tài)會(huì)影響另一個(gè) DPLLx 鎖定狀態(tài)。如果 BAW APLL 處于自由運(yùn)行模式或保持模式，即使級(jí)聯(lián)的 DPLLx 可以保持在鎖定狀態(tài)，VCBO 頻率偏移 ppm 值也可能會(huì)向 APLLx 輸出引入類似的頻率偏移。在此配置示例中，妥善做法是監(jiān)控 BAW APLL 和另一個(gè) APLLx 的鎖定狀態(tài)?；蛘撸趩?dòng)時(shí)，首先驗(yàn)證 DPLL3 和 BAW APLL 是否已鎖定；接下來，切換另一個(gè) APLLx 啟用（APLLx_EN 位 = 0 → 1）以校準(zhǔn) VCOx；然后，仔細(xì)檢查 APLLx 鎖定狀態(tài)。
在上面的示例中，BAW APLL 是上游 APLL，而 APLL1 和 APLL2 是下游 APLL。如果有系統(tǒng)啟動(dòng)時(shí)鐘時(shí)序要求，APLL1 或 APLL2 也可以配置為上游 APLL。
當(dāng)級(jí)聯(lián) APLL 時(shí)，下游 APLL 可以使用 DPLL 或者旁路掉并關(guān)斷 DPLL（根據(jù)性能要求而定）。如果在上述 APLL 級(jí)聯(lián)模式下禁用了另一個(gè) DPLLx，則可以使用僅 DPLL3 級(jí)聯(lián)模式。在這種情況下，VCO1 或 VCO2 可以在 DPLL3 鎖定獲取期間和鎖定模式中跟隨 VCBO 域，從而允許用戶將 APLL1 或 APLL2 的時(shí)鐘域同步到 DPLL3 基準(zhǔn)輸入。
禁用 DPLL 后，妥善做法是使用 24 位分子和可編程的 24 位分母（而不是固定的 40 位分母），從而消除從 APLL 基準(zhǔn)到輸出的頻率誤差。
不要將一個(gè) VCO 輸出級(jí)聯(lián)到同一個(gè) DPLL+APLL 對(duì)的 DPLL 基準(zhǔn)和 APLL 基準(zhǔn)。
圖 8-5 啟用 DPLL 的 APLL 級(jí)聯(lián)示例
圖 8-6 禁用 DPLL 的 APLL 級(jí)聯(lián)示例