在典型應用中，請考慮以下設計要求或參數來實施整體時鐘設計：
- 器件初始配置。該器件必須配置為主機編程（MCU 或 FPGA）或工廠預編程。
- 器件接口，根據需要將 GPIO1 設置為 I2C 或 SPI 通信接口。
- XO 頻率、信號類型以及頻率精度和穩(wěn)定性。如果需要滿足以下任何條件，請考慮為 XO 輸入使用高穩(wěn)定性 TCXO 或 OCXO：
- 頻率穩(wěn)定性符合標準（例如 SyncE、SONET/SDH、IEEE 1588）
- 偏移 ≤ 100Hz 時具有盡可能低的近端相位噪聲
- 窄 DPLL 帶寬 ≤ 10Hz
- 對于每個 DPLL/APLL 域，確定以下各項：
- 輸入時鐘：頻率、緩沖模式、優(yōu)先級和輸入選擇模式
- APLL 基準：另一個具有級聯(lián)模式的 VCO，或用于非級聯(lián)模式的 XO
- 輸出時鐘：頻率、緩沖模式
- DPLL 環(huán)路帶寬和最大 TDC 頻率
- 是否需要 DCO 模式或 ZDM
- 輸入時鐘和 PLL 監(jiān)控選項
- 狀態(tài)輸出和中斷標志
- 電源軌