ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測量信息
-
8 詳細說明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準輸入
- 8.3.3 時鐘輸入連接和端接
- 8.3.4 基準輸入多路復(fù)用器選擇
- 8.3.5 無中斷切換
- 8.3.6 基準輸入上的間隙時鐘支持
- 8.3.7 輸入時鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時鐘分配路徑
- 8.3.8.8 DPLL 基準 (R) 分頻器路徑
- 8.3.8.9 DPLL 時間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時鐘輸出驅(qū)動器
- 8.3.16 時鐘輸出連接和端接
- 8.3.17 無毛刺輸出時鐘啟動
- 8.3.18 LOL 期間輸出自動靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時計數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機械、封裝和可訂購信息
封裝選項
機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤機械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購信息
8.3.20 零延遲模式 (ZDM)
DPLL 支持內(nèi)部 ZDM 同步選項，可以根據(jù)配置和為 ZDM 選擇的 DPLL，在選定的 DPLL 基準輸入和 OUT0、OUT4 或 OUT10 時鐘之間實現(xiàn)已知的確定性相位關(guān)系。
在啟用 ZDM 的情況下，用戶可以在選定的 DPLL 基準輸入時鐘和選定的零 相位延遲。圖 8-32 展示了 OUT0 時鐘如何作為零延遲輸出時鐘在內(nèi)部反饋到 DPLL。ZDM 主要用于在輸入和所選輸出之間實現(xiàn)確定性的相位關(guān)系，如 1PPS 輸入到 1PPS 輸出或 156.25MHz 輸入到 156.25MHz 輸出。
由于來自 OUT0 的零延遲反饋時鐘在內(nèi)部路由到器件，因此無需將外部時鐘信號從輸出路由到輸入；OUT4 也可用于 DPLL2 內(nèi)部 ZDM 反饋，OUT10 可用于 DPLL3 內(nèi)部 ZDM 反饋。
通過相位轉(zhuǎn)換控制和 ZDM 可以重新建立 1PPS 相位對齊。相位轉(zhuǎn)換控制能夠以受控的速率將相位增建降回至 0。要使用 ZDM 模式鎖定到 1PPS 信號，可以對輸出靜態(tài)延遲或 DPLLx_PH_OFFSET 進行編程，以將 1PPS 輸入和 1PPS 反饋時鐘之間的相位誤差清零。當(dāng) ZDM 用于 1PPS 時，必須禁用無中斷切換。
請參閱 DPLL 可編程相位延遲 中的示例，了解如何計算 DPLLx_PH_OFFSET 字段中的輸入到輸出相位誤差以應(yīng)用小于 1ps 的精細調(diào)整。
圖 8-32 基準輸入和 OUT0 之間的 DPLL ZDM 同步