ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
啟用 DPLL 運(yùn)行模式且 DPLL 鎖定時，DPLL 參考輸入（INx 引腳）決定了輸出時鐘的頻率穩(wěn)定性和準(zhǔn)確性。XO 引腳上的時鐘源決定了輸出時鐘的自由運(yùn)行和保持頻率穩(wěn)定性和精度。VCBO 決定著 12kHz 至 20MHz 積分頻帶內(nèi)的 BAW APLL 輸出時鐘相位噪聲和抖動性能，不受 XO 引腳輸入的頻率和抖動影響。憑借這種增強(qiáng)的抗基準(zhǔn)噪聲退化能力，BAW APLL 能夠使用具有成本效益的低頻 TCXO 或 OCXO 作為外部 XO 輸入，同時仍保持符合標(biāo)準(zhǔn)的頻率穩(wěn)定性和低環(huán)路帶寬 (≤10Hz)，這是 SyncE 和 PTP 同步應(yīng)用所要求的。其他 APLL 包含傳統(tǒng)的 LC 型 VCO，通過使用寬環(huán)路帶寬及其干凈的基準(zhǔn)和高相位檢測器頻率，可以對該 VCO 進(jìn)行優(yōu)化，從而在直流至 100kHz 積分頻帶內(nèi)實現(xiàn)最佳抖動性能。當(dāng)因 XO 頻率或相位噪聲而遇到系統(tǒng)性能限制時，有獨特的級聯(lián)選項可供選擇，它們可為 LC APLL 提供干凈的高頻基準(zhǔn)。LMK5C33216AS1 允許用戶選擇來自 VCBO 的分頻輸出（BAW APLL 級聯(lián)），這可以顯著減少 LC APLL 輸出 RMS 抖動。
如果在 DPLL 上啟用了 DCO 模式，則可以進(jìn)行頻率偏差步長值 (FDEV) 編程，將其用于調(diào)整（遞增或遞減）DPLL 的 FB 分頻器分子。DCO 頻率調(diào)整可以有效地通過 APLL 域傳播到輸出時鐘和任何級聯(lián)的 DPLL 或 APLL 域。
編程的 DPLL 環(huán)路帶寬 (BWDPLL) 必須低于以下所有值：