ZHCSUD9A January 2024 – February 2025 LMK5C33216AS1
PRODUCTION DATA
- 1
- 1 特性
- 2 應(yīng)用
- 3 說(shuō)明
- 4 器件比較
- 5 引腳配置和功能
- 6 規(guī)格
- 7 參數(shù)測(cè)量信息
-
8 詳細(xì)說(shuō)明
- 8.1 概述
- 8.2 功能方框圖
- 8.3
特性說(shuō)明
- 8.3.1 振蕩器輸入 (XO)
- 8.3.2 基準(zhǔn)輸入
- 8.3.3 時(shí)鐘輸入連接和端接
- 8.3.4 基準(zhǔn)輸入多路復(fù)用器選擇
- 8.3.5 無(wú)中斷切換
- 8.3.6 基準(zhǔn)輸入上的間隙時(shí)鐘支持
- 8.3.7 輸入時(shí)鐘和 PLL 監(jiān)控、狀態(tài)和中斷
- 8.3.8
PLL 關(guān)系
- 8.3.8.1 PLL 頻率關(guān)系
- 8.3.8.2 模擬 PLL（APLL1、APLL2、APLL3）
- 8.3.8.3 APLL 參考路徑
- 8.3.8.4 APLL 反饋分頻器路徑
- 8.3.8.5 APLL 環(huán)路濾波器（LF1、LF2、LF3）
- 8.3.8.6 APLL 壓控振蕩器（VCO1、VCO2、VCO3）
- 8.3.8.7 APLL VCO 時(shí)鐘分配路徑
- 8.3.8.8 DPLL 基準(zhǔn) (R) 分頻器路徑
- 8.3.8.9 DPLL 時(shí)間數(shù)字轉(zhuǎn)換器 (TDC)
- 8.3.8.10 DPLL 環(huán)路濾波器 (DLF)
- 8.3.8.11 DPLL 反饋 (FB) 分頻器路徑
- 8.3.9 輸出時(shí)鐘分配
- 8.3.10 輸出源多路復(fù)用器
- 8.3.11 輸出通道多路復(fù)用器
- 8.3.12 輸出分頻器 (OD)
- 8.3.13 SYSREF/1PPS 輸出
- 8.3.14 輸出延遲
- 8.3.15 時(shí)鐘輸出驅(qū)動(dòng)器
- 8.3.16 時(shí)鐘輸出連接和端接
- 8.3.17 無(wú)毛刺輸出時(shí)鐘啟動(dòng)
- 8.3.18 LOL 期間輸出自動(dòng)靜音
- 8.3.19 輸出同步 (SYNC)
- 8.3.20 零延遲模式 (ZDM)
- 8.3.21 DPLL 可編程相位延遲
- 8.3.22 歷時(shí)計(jì)數(shù)器 (TEC)
- 8.4 器件功能模式
- 8.5 編程
- 9 應(yīng)用和實(shí)施
- 10器件和文檔支持
- 11修訂歷史記錄
- 12機(jī)械、封裝和可訂購(gòu)信息
封裝選項(xiàng)
機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
散熱焊盤(pán)機(jī)械數(shù)據(jù) (封裝 | 引腳)
- RGC|64
訂購(gòu)信息
9.1.6.2 從單電源軌上電
只要所有 VDD 和 VDDO 電源均由以單調(diào)方式從 0V 斜升至 3.135V 的同一 3.3V 電源軌驅(qū)動(dòng)，并且決策點(diǎn) 2 與電源電壓實(shí)現(xiàn)穩(wěn)定之間的時(shí)間小于 1ms，則無(wú)需在 PD 號(hào)引腳上添加電容器即可從外部延遲器件的上電序列。圖 9-1 展示了 PD# 引腳可以懸空或由系統(tǒng)主機(jī)驅(qū)動(dòng)，以滿足系統(tǒng)中的時(shí)鐘時(shí)序要求。
如果決策點(diǎn) 2 與電源電壓實(shí)現(xiàn)穩(wěn)定之間的時(shí)間大于 1ms，則必須延遲 PD# 引腳。請(qǐng)參閱從雙電源軌上電。
如 XO 啟動(dòng)緩慢或延遲 所述，有必要在 PD 號(hào)決策點(diǎn) 1 之后驗(yàn)證 XO 基準(zhǔn)，才能成功校準(zhǔn) VCO 并捕獲有效的 DPLL 基準(zhǔn)讀數(shù)。
圖 9-1 從單電源軌上電的建議